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J-GLOBAL ID:201802226847580144   整理番号:18A0950357

SVM分類のためのエネルギー効率の良い並列VLSIアーキテクチャ

An energy-efficient parallel VLSI architecture for SVM classification
著者 (4件):
資料名:
巻: 15  号:ページ: 20180099(J-STAGE)  発行年: 2018年 
JST資料番号: U0039A  ISSN: 1349-2543  資料種別: 逐次刊行物 (A)
記事区分: 短報  発行国: 日本 (JPN)  言語: 英語 (EN)
抄録/ポイント:
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本稿では,SVM分類のためのエネルギー効率の優れたVLSIアーキテクチャを提案した。正確な計算をする代わりに近似手法に基づいてコスト削減を行った計算要素を設計し,SVMベースの分類器に計算集約型の演算を完備してエネルギーと資源を節約した。さらに,部分並列構造を適用して分類器の入力に対する次元制約を取り除き,分類速度とエネルギー消費の間でバランスをとった。提案の設計を実施するために,55nm CMOSプロセスを採用した。その面積は0.0901mm2で,動作周波数100MHz,動作電圧1Vのとき,消費電力は15.9mWにであった。ベースラインモデルと比較して,本設計では,41.5%の面積減少と,61.8%というエネルギー効率の著しい節約ができることを実験で示した。(翻訳著者抄録)
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分類 (2件):
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半導体集積回路  ,  人工知能 
引用文献 (13件):
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