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J-GLOBAL ID：201802227595599567   整理番号：18A0195611

ディジタル硬膜下グリッドのための面積効率の良い低電力ECoGフロントエンドチップ【Powered by NICT】

An area efficient low power ECoG front-end chip for digitalized subdural grid

著者 (6件)： Dong Chenjie (State key laboratory of ASIC and systems, Fudan University, Shanghai200433, China) ,  Jin Han (State key laboratory of ASIC and systems, Fudan University, Shanghai200433, China) ,  Kim IkHwan (State key laboratory of ASIC and systems, Fudan University, Shanghai200433, China) ,  Wang Chenyu (State key laboratory of ASIC and systems, Fudan University, Shanghai200433, China) ,  Qin Yajie (State key laboratory of ASIC and systems, Fudan University, Shanghai200433, China) ,  Zheng Lirong (State key laboratory of ASIC and systems, Fudan University, Shanghai200433, China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ASICON  ページ： 444-447  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ディジタル硬膜下グリッドのための面積効率の良い,低電力皮質電図(ECoG)フロントエンドチップを提案した,これは64フロントエンド記録チャネル,810ビットA DC,SRAM緩衝液,内部振動子およびバンドギャップ基準から構成されている。各フロントエンド記録チャネルは60dBの利得,16.18μWの電力消費,及び1Hzから300Hzの範囲で1.34μVの統合入力換算雑音を達成した。統合10ビットSARA DCはチップ上のA/D変換を達成し,改良された抗干渉能力を持つ送電線の数を減少させた。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 送電線 ,  干渉 ,  *硬膜 ,  電力消費 ,  雑音 ,  利得 ,  振動子 ,  AD変換 ,  *ディジタル方式 ,  皮質 ,  チャネル
準シソーラス用語： バンドギャップ基準 ,  *低電力化 ,  *面積効率 , 【Automatic Indexing@JST】

分類 (5件)： 半導体集積回路  (NC03162T) ,  AD・DA変換回路  (NC05080M) ,  その他の電子回路  (NC05090X) ,  電源回路  (NC05060Q) ,  単位,標準,標準器,定数  (AD03000E)

タイトルに関連する用語 (7件)： ディジタル ,  硬膜 ,  グリッド ,  面積効率 ,  低電力 ,  ECoG ,  フロントエンド