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J-GLOBAL ID：201802228348019702   整理番号：18A1906479

65nm CMOSにおけるコンパレータ雑音スケーリングを用いた125MS/s 10.4 ENOB10.1FJ/CONVステップマルチコンパレータSAR ADC【JST・京大機械翻訳】

A 125 MS/s 10.4 ENOB 10.1 fJ/Conv-Step Multi-Comparator SAR ADC with Comparator Noise Scaling in 65nm CMOS

著者 (5件)： Liu Shaolong (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pirtsburgh, PA, USA) ,  Paramesh Jeyanandh (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pirtsburgh, PA, USA) ,  Pileggi Larry (Department of Electrical and Computer Engineering, Carnegie Mellon University, Pirtsburgh, PA, USA) ,  Rabuske Taimur (INESC-ID, Universidade de Lisboa, Instituto Superior Tecnico, Portugal) ,  Fernandcs Jorge (INESC-ID, Universidade de Lisboa, Instituto Superior Tecnico, Portugal)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ESSCIRC  ページ： 22-25  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 従来のSAR ADCは,二値探索(BS)アルゴリズムにおけるすべての比較のために単一コンパレータを使用する。各比較に存在する雑音は全体のADC雑音に異なる寄与をするので,比較器が最悪ケースLSB比較のためにサイズされているので,一般的に雑音/電力トレードオフの観点からサブ最適性能に近づく。本論文では,コンパレータ上の雑音スケーリングを特徴とするマルチコンパレータSAR ADCを提案した。コンパレータ雑音の影響はMSBからLSBへ指数関数的に増加するので,電力消費を節約するために,LSB(低雑音を必要とする)からMSBへのコンパレータ雑音電圧を指数的にスケールアップする。さらに,MSBコンパレータを,高い変換速度を容易にするために,LSBコンパレータと比較して,より高い帯域幅(従って,より悪い雑音)のために設計した。これらの技術を,5つの異なるコンパレータを用いた単一チャネル,12ビットSAR設計により実証した。コンパレータオフセット不整合を軽減するための背景較正技術を提案した。65nm CMOS ADCは,Nyquist周波数の上で64.4/75.1dBのSNDR/SFDRを達成し,1.2Vの供給から1.7mWを消費し,10.1fJ/凸ステップのFoMを持っている。著者らの最良の知識に対して,これは>100MS/sの変換速度を達成するための最初に報告された単一チャネル>10ENOB SAR ADCである。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 帯域幅 ,  電力 ,  電力消費 ,  不整合 ,  *CMOS ,  アルゴリズム ,  *コンパレータ ,  チャネル ,  *雑音 ,  電圧 ,  凸形 ,  周波数
準シソーラス用語： SFDR ,  SNDR ,  低雑音 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： CMOS ,  コンパレータ ,  雑音 ,  スケーリング ,  SAR ,  ADC