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J-GLOBAL ID：201802228550567942   整理番号：18A1480600

リエントラントプロセスによる集積回路パッケージングのための効率的な納期割当と生産スケジューリング【JST・京大機械翻訳】

Efficient Due-Date Quoting and Production Scheduling for Integrated Circuit Packaging With Reentrant Processes

著者 (2件)： Hsieh Liam Y. (Department of Systems Engineering and Operations Research, George Mason University, Fairfax, VA, USA) ,  Cheng Chi-Bin (Department of Information Management, Tamkang University, New Taipei City, Taiwan)
資料名： IEEE Transactions on Components, Packaging, and Manufacturing Technology  (IEEE Transactions on Components, Packaging, and Manufacturing Technology)
巻： 8  号： 8  ページ： 1487-1495  発行年： 2018年 
JST資料番号： W0590B  ISSN： 2156-3950  CODEN： ITCPC8  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 過去10年間のパッケージング技術の進歩は集積回路(IC)製造におけるいくつかの工学的限界を克服した。これは製造プロセスを大いに複雑にし,半導体バックエンド生産の操作管理において大きな課題を生み出した。特に,より軽くてより小さい製品の現代の需要は,リエントラントプロセスを必要とするマルチチップパッケージング技術を促進し,したがって,資源スケジューリングをより困難にする。ICパッケージが半導体フロントエンド生産と多くの重要な特徴を共有するという事実とは別に,バックエンド生産のサイクルタイムはフロントエンド生産のそれより著しく短い。したがって,ICパッケージングのための信頼できる生産スケジュールを生成するための迅速な解決手順の緊急の必要性がある。効率的に顧客要求に応答するために,本論文は最適化モデルとしてICパッケージの生産スケジューリングをモデル化して,効率的に問題を解決するためにハイブリッド遺伝的アルゴリズム(GA)を定式化した。著者らのモデルの組込み構造は,元の問題を多くの小規模部分問題に分解することを可能にし,それを利用可能な最適化ソルバーによって解決することができる。これらの部分問題はマスタ問題を介して通信し,GAにより解決され,サブ問題に割り当てられるデータを決定する。マスタとサブ問題を逐次的に解き,満足な解を得た。計算実験と経験的研究を行い,提案した手法の効率と実現可能性を検証した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 定式化 ,  半導体 ,  ICパッケージ ,  最適化 ,  生産工程 ,  *集積回路 ,  モデリング ,  小規模 ,  *納期 ,  *スケジューリング ,  包装技法
準シソーラス用語： ソルバ ,  サイクルタイム ,  バックエンド ,  *生産スケジューリング , 【Automatic Indexing@JST】

分類 (4件)： プリント回路  (NA05040O) ,  固体デバイス製造技術一般  (NC03030V) ,  計算機シミュレーション  (JE11000H) ,  固体デバイス材料  (NC03020K)

タイトルに関連する用語 (6件)： プロセス ,  集積回路 ,  パッケージング ,  納期 ,  割当 ,  スケジューリング