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J-GLOBAL ID：201802228879930212   整理番号：18A2163423

CDACコンパイラと合成可能アナログビルディングブロックを用いた再利用可能な符号ベースSAR ADC設計【JST・京大機械翻訳】

A Reusable Code-Based SAR ADC Design With CDAC Compiler and Synthesizable Analog Building Blocks

著者 (6件)： Seo Min-Jae (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon) ,  Roh Yi-Ju (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon) ,  Chang Dong-Jin (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon) ,  Kim Wan (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon) ,  Kim Ye-Dam (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon) ,  Ryu Seung-Tak (Department of Electrical Engineering, Korea Advanced Institute of Science and Technology, Daejeon)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 65  号： 12  ページ： 1904-1908  発行年： 2018年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,設計努力を大幅に低減するために,ディジタル設計フローに基づく合成可能な逐次近似レジスタ(SAR)ADCのための符号再利用可能な設計方法論を提案した。SAR ADCは,CDACコンパイラにより生成された容量DAC(CDAC)マクロセルと,ディジタル標準セルを利用して実装されたアナログ機能ブロックから構成される。異なるCMOSプロセス(180nmと28nm)において,SAR ADC(12ビット100kS/sと11ビット50MS/s)の2つのプロトタイプを作製した。プロトタイプADCは,提案した設計方法論の有効性を,完全カスタム設計SAR ADCと同等の性能で証明した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *アナログ系 ,  ディジタル方式 ,  マクロセル ,  プロトタイプ ,  逐次近似 ,  有効性 ,  レジスタ
準シソーラス用語： CMOSプロセス ,  設計方法論 ,  設計フロー ,  *ビルディングブロック , 【Automatic Indexing@JST】

分類 (2件)： 信号理論  (ND02020G) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (8件)： CDAC ,  コンパイラ ,  アナログ ,  ビルディングブロック ,  符号 ,  SAR ,  ADC ,  設計