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J-GLOBAL ID：201802231160418891   整理番号：18A0163344

高速socの性能を加速するためのハイブリッドアービタ【Powered by NICT】

A Hybrid arbiter to accelerate performance of high speed soc

著者 (2件)： Bedre Abhilash L (Department of Micro and Nanoelectronics VIT University Vellore - 632014 Tamil Nadu, India) ,  Kumar V. Nithish (Department of Micro and Nanoelectronics VIT University Vellore - 632014 Tamil Nadu, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICMDCS  ページ： 1-6  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： チップ設計に対するシステムの高い性能を達成するために,異なるアービトレーション方式に基づく高速チップ通信アーキテクチャに焦点を当てるべきである。すべてのマスター要求が異なる優先度を持っている。アービタの設計最悪コーナーの場合にうまく処理する能力を持っていた。チップ設計アーキテクチャ上でのシステムのためのファジィ論理に基づく修正動的バスアービタの紹介である。我々は,ここですべてのマスタをバスにアクセスするための補助金を要求される最悪の場合を考慮して,アービタは優先方式,以前に認可されたマスタと既存抽選調停方式とファジィ論理調停方式に関する情報に基づく状況を管理する必要がある。により,優先度に基づいて種々のマスターのサブセットを作成し,システムの第二段階における第一段階とファジィ論理における動的抽選方式を用いたデータバスのアクセスを許可のための新しい二段階法を提案した。これは補助金問題を解決するアルゴリズムを決定する合格率計算機によるプロセスである。バス飢餓と競合問題を除去をもたらすハイブリッドアービタ。この方法は擬似ランダム数がこの決定因子の抽選管理者に基づく修正動的アービタの全部分和より大きいアドレスは潜伏性を改善するのに役立つ,以前に認可されたマスター約優先選択法と情報もである。設計の周波数に影響を与える設計の関連した物理的実装を問題を与える設計のための物理的実現。電流設計周波数1.2GHzで運転されるので,最新CPUは1.8GHzの周波数で操作されている。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 競合問題 ,  計算機アーキテクチャ ,  ファジィ論理 ,  優先度 ,  部分集合 ,  *高速度 ,  補助金 ,  アルゴリズム ,  データバス ,  周波数 ,  管理者
準シソーラス用語： バスアービタ ,  *アービタ ,  通信アーキテクチャ ,  アービトレーション , 【Automatic Indexing@JST】

分類 (1件)： 工程管理  (KB03030P)

タイトルに関連する用語 (3件)： SOC ,  加速 ,  アービタ