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J-GLOBAL ID：201802232789636554   整理番号：18A0121843

断熱的論理回路群による4ビットアレイ乗算器の評価

Evaluation of 4-bit Array Multiplier of Adiabatic Logic Family

著者 (3件)： HAN Mei (Gifu Univ., Gifu-shi, JPN) ,  TAKAHASHI Yasuhiro (Gifu Univ., Gifu-shi, JPN) ,  SEKINE Toshikazu (Gifu Univ., Gifu-shi, JPN)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 117  号： 344(ICD2017 51-96)  ページ： 27-30  発行年： 2017年12月07日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,静的CMOS論理,断熱的論理2PC2ALおよび我々が以前提案した断熱的論理を用いて4ビットアレイ乗算器を設計し,それらの評価を行った。SPICEシミュレーションにより,断熱的原理を適用することで,消費電力を削減できることが確認できた。(著者抄録)

シソーラス用語： *論理回路 ,  *乗算器 ,  SPICEプログラム ,  *シミュレーション ,  CMOS ,  可逆変化 ,  消費電力
準シソーラス用語： CMOS論理回路 ,  断熱的論理 ,  *断熱的論理回路 ,  低消費電力

分類 (1件)： その他の電子回路  (NC05090X)

引用文献 (12件)：

• Tawfik. SA, Kursun. V, ′′ Low-power and High Speed Multi Threshold Voltage Interface Circuit,′′ IEEE Trans. VLSI Syst., vol.17, no.5, pp.638-645, May 2009.
• Tajalli. A, Brauer. E. J, Leblebici. Y, Vittoz. E, ′′Subthresh-old Source-Coupled Logic Circuits for Ultra-Low-Power Ap-plications,′′ IEEE J. Solid-States Circuits., vol.43, no.7, pp.1699-1710, July 2008.
• J. Hu, L. Wang, H. Dong, ′′Interface circuits between adia-batic and standard CMOS circuits,′′ 50th Midwest Sympo-sium on Circuits and Systems, pp.562-565, 2007.
• A. B. Shubhajit, Roy Chowdhury, Aniruddha Roy, Hiranmay Saha, ′′A high Speed 8 Transistor Full Adder Design using Novel 3 Transistor XOR Gates,′′ International Journal of Electronics Circuits and Systems, vol.4, no.2, 2008.
• S. Kim and M. C. Papaefthymiou, ′′True single-phase energy-recovering logic for low-power,′′ high-speed VLSI, Proc. IEEE Int. Symp. Low-Power Electronic and Design, CA, Aug. 10-12,1998.

タイトルに関連する用語 (5件)： 断熱的論理回路 ,  4ビット ,  アレイ ,  乗算器 ,  評価