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J-GLOBAL ID：201802233295412710   整理番号：18A2040924

非線形関数近似のためのアナログニューロン回路設計の最適化【JST・京大機械翻訳】

Optimizing an Analog Neuron Circuit Design for Nonlinear Function Approximation

著者 (4件)： Neckar Alexander (Stanford University, Electrical Engineering, Stanford, CA, U.S.A.) ,  Stewart Terrence C. (University of Waterloo, Centre for Theoretical Neuroscience, Waterloo, ON, Canada) ,  Benjamin Ben V. (Stanford University, Electrical Engineering, Stanford, CA, U.S.A.) ,  Boahen Kwabena (Stanford University, Bioengineering and Electrical Engineering, Stanford, CA, U.S.A.)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ISCAS  ページ： 1-5  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： サブ閾値アナログ回路技術を用いて設計されたシリコンニューロンは,低電力とコンパクトな面積を提供するが,トランジスタにおける閾値電圧不整合に対して指数関数的に敏感である。しかしながら,ニューロンの応答における結果としての不均一性は,滑らかな非線形関数近似のための基底関数の多様な集合を提供する。低次多項式に対して,ニューロンスパイキング閾値は,関数の領域を横切って一様に分布することを示した。不整合を滴定するためにトランジスタをサイジングするだけで,この均一な分布は困難である。あまりにも多くの不整合により,多くのニューロンの閾値はドメインの外側に落ちる(すなわち,それらは常にスパイクまたはサイレントのどちらか)。あまりにも小さいミスマッチによって,それらのすべての閾値は,ドメインの中央に集中した。ここでは,各ニューロンのオフセット(および利得)を調整するために,いくつかの局所的に保存されたプログラマブルビットと協調してトランジスタサイズを最適化することにより,全体面積を最小化するシリコンニューロン設計法を提案した。28nm混合AD-ディジタルCMOSプロセスにおいてこの方法を検証した。不整合のみに頼ることと比較して,ディジタル補正による増強は,シリコン面積を38%減少させた。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *ニューロン ,  ディジタル方式 ,  利得 ,  不整合 ,  オフセット ,  多項式 ,  トランジスタ ,  ケイ素 ,  アナログ回路 ,  指数関数 ,  *最適化 ,  *回路設計
準シソーラス用語： 閾値電圧 ,  低電力化 ,  サブ閾値 , 【Automatic Indexing@JST】

分類 (3件)： 図形・画像処理一般  (JE04010I) ,  医用画像処理  (JE04020T) ,  NMR一般  (BM07041R)

タイトルに関連する用語 (6件)： 非線形関数 ,  近似 ,  アナログ ,  ニューロン ,  回路設計 ,  最適化