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J-GLOBAL ID：201802238905325136   整理番号：18A0407822

DSP応用のためのwallaceツリー乗算器の高速,面積効率のよいVLSIアーキテクチャ【Powered by NICT】

High-speed, area efficient VLSI architecture of wallace-tree multiplier for DSP-applications

著者 (4件)： Mandloi Aditya (Electronics and Communication Dept., Medicaps University, Indore, M.P., India) ,  Agrawal Shreshtha (Electronics and Communication Dept., Medicaps University, Indore, M.P., India) ,  Sharma Shrenee (Electronics and Communication Dept., Medicaps University, Indore, M.P., India) ,  Shrivastava Shruti (Electronics and Communication Dept., Medicaps University, Indore, M.P., India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICICIC  ページ： 1-5  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最新演算プロセッサは,文献において十分に確立された構造で構築された,特別な論理回路に特化した最新装置の多くと先端技術の使用であった。特に,乗算器の設計はディジタル信号処理応用,高数乗算が必要であるが重要である。異なる圧縮機を導入することにより,加算器の数を最小化した。二成分対特性は5 3と7 3圧縮機のような高次圧縮機を開発するために圧縮機特性と統合した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 演算プロセッサ ,  *乗算 ,  論理回路 ,  加算器 ,  圧縮機 ,  *高速度 ,  *乗算器
準シソーラス用語： ディジタル信号処理 ,  *VLSIアーキテクチャ ,  *面積効率 , 【Automatic Indexing@JST】

分類 (2件)： 論理回路  (NC05070B) ,  演算方式  (JC02020Z)

タイトルに関連する用語 (5件)： DSP ,  応用 ,  乗算器 ,  面積効率 ,  VLSIアーキテクチャ