抄録/ポイント：
抄録/ポイント
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スピン-軌道トルク磁気ランダムアクセスメモリ(SOT-MRAM)は,SOT-MRAMの非揮発性,高エネルギー効率,耐久性および信頼性により,SRAMおよびDRAMのような現在の漏れCMOS電荷ベースのメモリと置換または共存する最も有望な技術の一つと考えられている。しかし,従来のSOT-MRAMビットセルは,選択されたビットを非選択ビットから完全に分離するために2つのアクセストランジスタを必要とし,それはSOT-MRAMの密度を制限する。したがって,本研究では,2ビット当たり1個のアクセストランジスタのみを有するダイオードベースのマルチレベルセル(MLC)SOT-MRAMを提案した。これは,文献における様々な設計と比較して,少なくとも2倍の密度を持つ。著者らの提案した図1(a)で示されたセルは,読取トランジスタの必要性を排除するために,2つの並列MTJ間の共有ダイオードを使用する。ダイオードは酸化物に基づいており,従って,それはMTJ上に3D積層し,追加のシリコン領域を消費しない。使用したダイオードは一方向性で,順方向バイアス下でのみ電流を伝導する。SOTプログラミングにおいて,読出しトランジスタは読出し動作中に比較的小さな一方向読取電流(10μA)を供給する必要がある。したがって,提案した共有ダイオードは,従来のSOT-MRAMにおける読取トランジスタを置き換える必要条件を満たすことができる。2つのMTJは並列に接続され,異なる低い(R_P)と高い(R_AP)電気抵抗を持つ。したがって,4つの異なる状態は,それらの等価抵抗に基づいて得られた。したがって,4つの抵抗状態は,4つの異なる2ビット構成,すなわち,’00’,’01’,’10’および’11’に写像できる。二つのMTJは,単一トランジスタのみを用いて二つのMTJ(すなわち,2ビット)にアクセスできる通常の重金属(HM)電極に接触する。提案したセルにおける読取/書込み動作中の異なる信号に対するバイアス条件を図1(b)において示した。書込み動作の間,すべてのRWL信号は,すべてのセルにおけるダイオードが逆バイアスされて,漏れ電流がセルを横切って流れないことを保証するために低い。さらに,標的セルを構成する列のWWLは,セルの書込みアクセストランジスタを活性化するために高く設定される。MTJのどちらかに「0」(’1’)を書くために,標的細胞から成るカラムのBLとSLはそれぞれ高い(低い)と低い(高い)。これにより,図1(a)で示されるように,本質的な方向にHM電極を通して流れる書込み電流(I_書込み)が可能になる。異なるデータを有するセル当たり2つのMTJを書くことを可能にするために,2つのSOT-MTJが異なる臨界電流I_cを持つように設計されることを指摘するべきである。したがって,それらは同じ供給I_書込みに対して異なるスイッチング時間を必要とする。同じデータ(’00’または’11’)で2つのMTJを書くことは,スピン電荷保存仮定の下で,より長いスイッチング時間要求を持つSOT-MTJに従う1つのより長いパルス幅でI_書込みを通過することによって同時に行われる。2番目のビット,すなわち,「01」または「10」をプログラムするために,より短いパルス幅を有するI_書込みを次に送った。1~stビットのより大きなI_cにより,2次書込みパルスは1~stビットのビット含有量を変化させない。明確なI_cを有するSOT-MTJは,異なる自由層厚さ(t_fl)を有するMTJを使用するか,または,t_flとW_HMの両方がSOT-MTJ’mathrmsI_cに直接影響を及ぼすので,それぞれのMTJ下のHM(W_HM)の異なる幅を使用することによって実現することができる。読出し動作の間,WWL信号は,すべての書込みトランジスタを不活性化するために引き下げられて,その対応するRWLを活性化することによって標的化されたMTJを通して流れを流れることを可能にした。その後,標的セルを構成するカラムのSLを地上に設定し,一方,その列RWLを,ダイオードを順方向バイアスするためにセンス増幅器に接続した。2つのMTJの結合抵抗状態に依存して,4つの異なる電流レベルを増幅器によって感知することができて,それを次に対応する2ビット保存データにマップすることができた。提案したセル動作を,図1(c)で示したa2×2アレイで検証した。シミュレーションは,SOT-MTJのVerilog-Aモデルと32nm CMOS技術ライブラリを持つダイオードを用いて行った。Table Iで実証されたように,提案したセルは,ほとんど同じエネルギー消費を持つ他の設計と比較して,少なくとも50%小さい1ビット有効面積を提供する。さらに,2つのMTJの並列組合せは,単一MTJスタックを持つダイオードを使用する[2]における設計と比較して,読出し電圧の低減を可能にする,より低い全体的等価抵抗をもたらす。さらに,エネルギー面積積として定義される性能指数における少なくとも30%の改善が,種々の設計と比較して得られた。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
