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J-GLOBAL ID：201802240749809559   整理番号：18A0848776

究極のCMOSとそれ以上における信頼できるプロセッサコアの設計:二重サンプリングソリューション【JST・京大機械翻訳】

Designing reliable processor cores in ultimate CMOS and beyond: A double sampling solution

著者 (4件)： Bonnoit Thierry (Univ. Grenoble Alpes, CNRS, Grenoble INP*, TIMA, 38000 Grenoble, France) ,  Bouesse Fraidy (Univ. Grenoble Alpes, CNRS, Grenoble INP*, TIMA, 38000 Grenoble, France) ,  Zergainoh Nacer-Eddine (Univ. Grenoble Alpes, CNRS, Grenoble INP*, TIMA, 38000 Grenoble, France) ,  Nicolaidis Michael (Univ. Grenoble Alpes, CNRS, Grenoble INP*, TIMA, 38000 Grenoble, France)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DATE  ページ： 905-908  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 二重サンプリングパラダイムは,ソフトエラーに対して回路を保護する効率的な方法である。しかし,二重サンプリングによって保護された領域から出ているデータはまだ脆弱である。本論文では,これらの制約を除去し,バッファステージを追加することなく,二重サンプリングドメインの外側の領域を保護するために,三つのラッチを用いるアーキテクチャソリューションを提案した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： *CMOS ,  ソフトエラー
準シソーラス用語： *プロセッサコア , 【Automatic Indexing@JST】

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (4件)： CMOS ,  信頼 ,  プロセッサコア ,  設計