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J-GLOBAL ID：201802240961757730   整理番号：18A0727000

ジッタ系列から正確なビット誤り率(BER)へのDDR5信号のモデリング【JST・京大機械翻訳】

Modeling of DDR5 signaling from jitter sequences to accurate bit error rate (BER)

著者 (6件)： Aydiner Alaeddin A. (Intel Corporation) ,  Chu Yunhui (Intel Corporation) ,  Mikulchenko Oleg (Intel Corporation) ,  Yan Jin (Intel Corporation) ,  Friar Robert J. (Intel Corporation) ,  Fu Ellen Yan (Intel Corporation)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： EPEPS  ページ： 1-3  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高速解析的信号解析を実行するとき,サーバ部分におけるメモリのためのIntelの信号完全性(SI)解析は,チャネル上の相関ジッタも処理されたジッタ増幅も考慮しなかった。この不正確さはDDR5の意図したデータ速度ではもはや実行可能ではない。ここでは,ジッタ系列またはヒストグラムから始まり,また,Txジッタが相関するか否かにかかわらず,I/Oチャネル上のジッタ増幅を達成できるFastBERを介した信号解析により終了するDDR5フローを提案した。本論文は,そのようなシナリオにおけるFastBER信号の大規模試験の結果に寄与し,また,セットアップおよび保持非対称性によるジッタ外挿および時間マージンスキューのような実用的問題に対する解決策を提供した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： チャネル ,  非対称性 ,  記憶装置 ,  信号解析 ,  ヒストグラム ,  迅速分析 ,  *モデリング ,  外挿法 ,  *ジッタ
準シソーラス用語： データレート ,  信号完全性 ,  *ビット誤り率 , 【Automatic Indexing@JST】

分類 (2件)： 光通信方式・機器  (ND10000B) ,  移動通信  (ND08030H)

タイトルに関連する用語 (5件)： ジッタ ,  系列 ,  ビット誤り率 ,  BER ,  モデリング