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J-GLOBAL ID：201802240980490027   整理番号：18A2022357

読み込み障害とワードライン結合雑音故障に対する遮蔽回路を持つ28nm 1R1W 2ポート8T SRAMマクロ【JST・京大機械翻訳】

A 28-nm 1R1W Two-Port 8T SRAM Macro With Screening Circuitry Against Read Disturbance and Wordline Coupling Noise Failures

著者 (6件)： Yabuuchi Makoto (Renesas Electronics Corporation, Kodaira, Japan) ,  Tsukamoto Yasumasa (Renesas Electronics Corporation, Kodaira, Japan) ,  Fujiwara Hidehiro (Renesas Electronics Corporation, Kodaira, Japan) ,  Tanaka Miki (Renesas Electronics Corporation, Kodaira, Japan) ,  Shinji Shinji (Renesas Electronics Corporation, Kodaira, Japan) ,  Nii Koji (Renesas Electronics Corporation, Kodaira, Japan)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 26  号： 11  ページ： 2335-2344  発行年： 2018年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 著者らは,8T SRAMビットセルに基づく1読取/1書込み2ポート(2P)埋込み静的ランダムアクセスメモリマクロを,テスト可能性の設計のための効果的な方式を用いて実証した。より小さいマクロ領域を達成するために,差動センス増幅器を導入して,データを読み出し,そこでは,0/1データを読み出すための参照電圧を,選択されていないビットセルアレイによって生成した。さらに,著者らは,読み出し擾乱と単語線結合雑音のためのスクリーニング試験回路を提案した。28nmの高K/メタルゲートバルクCMOS技術を用いた512Kビット2P SRAMマクロを設計し,最悪の最小動作電圧(V_min)が著者らの試験回路によって再現できることを実験的に確認した。3.16Mb/mm2のビット密度を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *ポート ,  RAM【メモリ】 ,  スクリーニング ,  単語 ,  可試験性 ,  テスト構造 ,  *故障 ,  センス増幅器 ,  *SRAM ,  *雑音
準シソーラス用語： 動作電圧 ,  読出し ,  セルアレイ ,  基準電圧 ,  *ワード線 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (9件)： 読み込み ,  障害 ,  ワードライン ,  雑音 ,  故障 ,  遮蔽 ,  ポート ,  SRAM ,  マクロ