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J-GLOBAL ID：201802241026013972   整理番号：18A1806764

28nm CMOSにおけるパス非圧延メッセージパッシングによるマルチGb/sフレームインタリーブLDPC復号器【JST・京大機械翻訳】

A Multi-Gb/s Frame-Interleaved LDPC Decoder With Path-Unrolled Message Passing in 28-nm CMOS

著者 (2件)： Milicevic Mario (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada) ,  Gulak P. Glenn (Department of Electrical and Computer Engineering, University of Toronto, Toronto, ON, Canada)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 26  号： 10  ページ： 1908-1921  発行年： 2018年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,新しい相互接続分割方式と時間分散Min-Sum復号化スケジュールを有するフレームインタリーブ低密度パリティ検査(LDPC)復号器アーキテクチャを提示した。このアーキテクチャでは,配線の複雑さと電力を最小化するために,すべての接続された可変ノード上で各チェックノードの更新を行うことにより,パリティ検査行列の周期構造を利用する。ハードウェア利用を最大化するために多重フレームをインタリーブし,一方,粗粒度クロックゲーティングを用いて不活性論理とメモリを系統的にターンオフし,電力を節約した。提案アーキテクチャのスケーラビリティを実証するために,28nm CMOS技術ノードにおけるIEEE802.11ad標準のために,マルチレートLDPCデコーダテストチップを製作した。この設計は1.99mm~2の面積を占め,埋め込み静的ランダムアクセスメモリの160Kbを含み,標準に規定された4つの符号レートすべてに対して10復号化反復で6.78Gb/sのスループットを達成した。初期復号化停止により,0.9V電源と202MHzクロック速度で公称動作下で10~6の目標ビット誤り率で104~279mWの電力を消費し,1.53と4.12pJ/ビット/反復の間のエネルギー効率をもたらした。クロック周波数と電圧スケーリングにより,作製したチップは1.1と3.1pJ/ビット/反復の間のエネルギー効率を達成した。本論文は,公称クロック周波数と供給電圧におけるIEEE802.11ad標準のために最近発表されたCMOSベース復号器の中で最高の正規化エネルギー効率を達成した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： エネルギー効率 ,  電力 ,  配線 ,  相互接続 ,  パリティ検査 ,  *インタリーブ ,  *復号器 ,  スループット ,  クロック ,  ハードウェア ,  復号化 ,  計算機アーキテクチャ
準シソーラス用語： クロック周波数 ,  ビット誤り率 ,  IEEE 802 , 【Automatic Indexing@JST】

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (8件)： CMOS ,  パス ,  圧延 ,  メッセージパッシング ,  マルチ ,  インタリーブ ,  LDPC ,  復号器