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J-GLOBAL ID：201802241412079813   整理番号：18A0521720

チャネルDRAMのためのチャネル共有可能組込み自己テスト方式【Powered by NICT】

A channel-sharable built-in self-test scheme for multi-channel DRAMs

著者 (6件)： Wu Kuan-Te (Advanced Reliable Systems (ARES) Lab. Department of Electrical Engineering, National Central University, Taoyuan, Taiwan 320) ,  Li Jin-Fu (Advanced Reliable Systems (ARES) Lab. Department of Electrical Engineering, National Central University, Taoyuan, Taiwan 320) ,  Lo Chih-Yen (Information and Communication Research Laboratories, Industrial Technology Research Institute, Hsinchu, Taiwan 310) ,  Lai Jenn-Shiang (Information and Communication Research Laboratories, Industrial Technology Research Institute, Hsinchu, Taiwan 310) ,  Kwai Ding-Ming (Information and Communication Research Laboratories, Industrial Technology Research Institute, Hsinchu, Taiwan 310) ,  Chou Yung-Fa (Information and Communication Research Laboratories, Industrial Technology Research Institute, Hsinchu, Taiwan 310)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ASP-DAC  ページ： 245-250  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 種々のマルチチャネルダイナミックランダムアクセスメモリ(MC DRAMs)は,高帯域幅の需要のために提案された。本論文では,MC DRAMのためのチャネル共有組込み自己テスト(BIST)方式を提案した。BISTは,テストパターンを適用し,チャネル間の読取り/書込みレイテンシの違いに関係なく多重チャネルのためのテスト応答を同時に評価できる。提案BISTは試験時間を減少させることができる。シミュレーションでは例を提案BIST方式は約0.003%の付加的な地域コストを消費することによって二チャネル1Gbit DRAMのための既存の通常の共有BIST方式と比較して約11%試験時間削減を達成できることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *DRAM ,  テストパターン ,  *チャネル ,  *BIST ,  待ち時間
準シソーラス用語： マルチチャネル , 【Automatic Indexing@JST】

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

タイトルに関連する用語 (4件)： チャネル ,  DRAM ,  共有 ,  組込み自己テスト