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J-GLOBAL ID:201802242883176791   整理番号:18A0942077

Crat GPUのための協調レジスタ割当とスレッドレベル並列性最適化の可能化【JST・京大機械翻訳】

CRAT: Enabling Coordinated Register Allocation and Thread-Level Parallelism Optimization for GPUs
著者 (7件):
資料名:
巻: 67  号:ページ: 890-897  発行年: 2018年 
JST資料番号: C0233A  ISSN: 0018-9340  CODEN: ICTOB4  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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GPU上の高性能に対する鍵は,スレッドスイッチングと長い待ち時間を可能にするための大量のスレッドにある。GPUは,高速コンテキストスイッチを可能にするために,大きなレジスタファイルを備えている。しかし,キャッシュ競合を軽減するために設計されたスレッド絞り技術はレジスタの利用不足につながる。レジスタ割当は,単一スレッド性能を決定するだけでなく,間接的にTLPに影響するので,性能に対する重要な因子である。本論文では,GPU上のレジスタ割当とTLP管理の最適化空間を探索するために,協調レジスタ割当とスレッドレベル並列性(CRAT)を提案した。ラットは,設計空間を排気するために,編集時間(CRAT-static)と実行時間技術(CRAT-dyn)の両方を採用する。CRAT-静的は,TLPとレジスタ配置トレードオフを調査するために静的に動作し,CRAT-dynは,更なる改良のために動的レジスタ配置を利用する。実験は,CRAT-静的が既存のTLP管理技術より平均1.25x高速化を達成することを示した。4つのレジスタ制限アプリケーションにおいて,CRAT-dynは,さらに,1.51Xから1.70XへのCRAT-静的の性能高速化を改善した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】
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分類 (2件):
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制御方式  ,  言語プロセッサ 
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