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J-GLOBAL ID：201802243789618277   整理番号：18A1513699

絶縁ポリシリコンゲートを用いたCMOSトランジスタのF_T増強【JST・京大機械翻訳】

f_T Enhancement of CMOS Transistor Using Isolated Polysilicon Gates

著者 (3件)： Loo Xi Sung (Massachusetts Institute of Technology, Cambridge, MA, 02139, USA) ,  Win Moe Z. (Massachusetts Institute of Technology, Cambridge, MA, 02139, USA) ,  Yeo Kiat Seng (Singapore University of Technology and Design, 487372, Singapore)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： RFIC  ページ： 76-79  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,CMOSトランジスタの電流利得性能を向上させるために,孤立したポリシリコンゲートを用いたレイアウト法を提案した。一方,不整合の考慮のために対称的な接触形状を保存し,ゲートルーティングにおける柔軟性を可能にした。ポリシリコン面積の減少により,従来の櫛型レイアウトよりも少ないゲート容量を実証した。その結果,最大通過周波数,f_Tにおける12GHzの改善が,単一ゲートレベルでの最適化に対してさえ記録された。さらに,トランジスタゲート寄生の最適化における柔軟性を可能にするために,孤立したゲートレイアウトの変種を導入した。それらは,同じ二重ゲート接触スタイルに対するゲート抵抗に対して無視できる影響しか持たないことが分かった。実験的に実証されたように最大電力利得を損なうことなく,記述された利点を実現した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 対称性 ,  柔軟性 ,  最適化 ,  *ポリシリコン ,  経路選定 ,  櫛形 ,  不整合 ,  周波数
準シソーラス用語： 二重ゲート ,  ゲート容量 ,  電流利得 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 絶縁 ,  ポリシリコン ,  ゲート ,  CMOSトランジスタ ,  増強