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J-GLOBAL ID：201802244021944802   整理番号：18A2041187

ネストRNSに基づくFPGA上の高速低電力ディープニューラルネットワーク:オブジェクト検出器への応用【JST・京大機械翻訳】

A High-speed Low-power Deep Neural Network on an FPGA based on the Nested RNS: Applied to an Object Detector

著者 (2件)： Nakahara Hiroki (Tokyo Institute of Technology, Japan) ,  Sasao Tsutomu (Meiji University, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ISCAS  ページ： 1-5  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： あらかじめ訓練された畳込み深いニューラルネットワーク(CNN)はフィードフォワード計算展望であり,それは埋め込まれた視覚システムのために広く使われている。CNNの応用の一つはフレームオブジェクト検出問題である。それは,ロボット,自動車,セキュリティカメラ,およびドロロンのような組込みシステムで広く使われており,高性能電力効率デバイスを必要とする。CNNでは,2D畳込み操作は90倍以上を占める。2D畳込み操作は大量の多重蓄積(MAC)操作を実行するので,従来の実現は完全に並列なCNNを実現することができなかった。RNSは,弾性率集合の残差により整数を整数に分解する。一対の係数は共通因子を持たないので,従来のRNSはMACユニットを異なるサイズの回路に分解し,RNSが均一サイズのFPGAの資源を利用できないことを意味する。本論文では,RNSを再帰的に分解する入れ子RNS(NRNS)を用いた。それはMACユニットを小さいサイズの回路に分解できる。NRNSを用いたCNNにおいて,MACユニットをFPGAのルックアップテーブルによって実現した4ビットのものに分解した。したがって,それはより少ないハードウェアで高いクロック周波数に導く。実用的なオブジェクト検出のためにTiny YOLOv2を設計し,NRNSに基づくCNNを用いて,DigilentNetFPGA-SUME FPGAボード上に実装した。設計したTiny YOLOv2に対するNVIDIA GTX1080Ti(Pascalアーキテクチャ)と比較して,NRNSを用いたFPGAは性能-電力効率に対してGPUよりも3.19倍優れていた。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 畳込み ,  ルックアップテーブル ,  カメラ ,  ハードウェア ,  多重化 ,  フィードフォワード ,  *ニューラルネットワーク ,  自動車 ,  *高速度 ,  ロボット ,  セキュリティ ,  計算機アーキテクチャ ,  *FPGA
準シソーラス用語： *物体検出 ,  *ディープニューラルネットワーク , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (8件)： ネスト ,  RNS ,  FPGA ,  低電力 ,  ディープニューラルネットワーク ,  オブジェクト ,  検出器 ,  応用