文献

J-GLOBAL ID：201802247058579958   整理番号：18A0727112

浮動小数点Vedic乗算器を用いたディジタルフィルタのHDL実装【JST・京大機械翻訳】

HDL implementation of digital filters using floating point vedic multiplier

著者 (3件)： Howal Prashant S. (Electronics Engineering Department, Sardar Vallabhbhai National Insititute of Technology (SVNIT), Surat, India) ,  Upla Kishor P. (Electronics Engineering Department, Sardar Vallabhbhai National Insititute of Technology (SVNIT), Surat, India) ,  Patel Mehul C. (Electronics Engineering Department, Sardar Vallabhbhai National Insititute of Technology (SVNIT), Surat, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCS  ページ： 274-279  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 乗算は,ディジタルフィルタ設計,高速Fourier変換(FFT),離散Fourier変換(DFT),離散余弦変換(DCT)などの多くの信号処理応用における重要な操作の1つである。乗算器の性能は,それらの応用の最終出力に直接影響を及ぼす。これにより,高速・低消費電力で高精度な乗算器を設計する必要がある。さらに,より少ない面積と複雑さを持つ乗算器を持つことも望ましい。本論文では,Urdhva-Triyakbhyam sutraによるVedic乗算器を用いたディジタルフィルタのハードウェア記述言語(HDL)実装の問題に取り組んだ。有限インパルス応答(FIR)および無限インパルス応答(IIR)フィルタにおいて,乗算係数の精度および範囲を増加させる単一精度浮動小数点フォーマットを有する基本的な構築ブロックとして,Vedic乗算を用いた。提案したアルゴリズムの可能性を,シフト&付加,アレイ,およびWallace乗算器などの他の既存乗算器との性能比較により評価した。実験結果は,他の既存の乗算法と比較して,提案したアルゴリズムを用いて,面積と複雑さに関する改善を示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 高速度 ,  信号処理 ,  インパルス応答 ,  *フィルタ ,  高速Fourier変換 ,  *乗算 ,  DCT【変換】 ,  *ディジタルフィルタ ,  ハードウェア記述言語 ,  アルゴリズム ,  *乗算器
準シソーラス用語： 性能比較 ,  高精度 ,  低電力化 ,  離散Fourier変換 , 【Automatic Indexing@JST】

分類 (1件)： ディジタルフィルタ  (NC04022Z)

タイトルに関連する用語 (5件)： 浮動小数点 ,  乗算器 ,  ディジタルフィルタ ,  HDL ,  実装