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J-GLOBAL ID：201802250833171371   整理番号：18A1770293

FPGAベースハードウェアアクセラレータのための面積最適化低遅延近似乗算器【JST・京大機械翻訳】

Area-Optimized Low-Latency Approximate Multipliers for FPGA-based Hardware Accelerators

著者 (7件)： Ullah Salim (Technische Universitaet Dresden, Germany) ,  Rehman Semeen (Vienna University of Technology, Austria) ,  Prabakaran Bharath Srinivas (Vienna University of Technology, Austria) ,  Kriebel Florian (Vienna University of Technology, Austria) ,  Hanif Muhammad Abdullah (Vienna University of Technology, Austria) ,  Shafique Muhammad (Vienna University of Technology, Austria) ,  Kumar Akash (Technische Universitaet Dresden, Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DAC  ページ： 1-6  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ASICsとFPGAの間のアーキテクチャの違いは,FPGAに基づく再構成可能な計算システムに対するASICベースの近似原理の適用により達成可能な効果的な性能利得を制限する。本論文は,FPGAベースの織物,効率的な設計方法論,およびオープンソースライブラリに向けてカスタマイズされた新しい近似乗算器アーキテクチャを提示した。著者らの設計は,最先端のASICベースの近似乗算器によって提供されるものより,より良い出力精度に沿って,より高い面積,待ち時間,およびエネルギー利得を提供する。さらに,Xilinx Vivadoによって提供された乗算器IPと比較して,提案した設計は,面積,待ち時間,およびエネルギーに関して,それぞれ30%,53%,および67%の利得を達成し,一方,有意でない精度損失(平均相対誤差1%以下)を達成した。近似乗算器の図書館はオープンソースで,https:/cfaed.tudarden.de/pdダウンロードにより,この分野における更なる研究開発を行い,それによりFPGAコミュニティの新しい研究方向を可能にした。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *最適化 ,  計算機システム ,  *乗算器 ,  コミュニティ ,  *近似法 ,  利得 ,  待ち時間 ,  計算機アーキテクチャ ,  ダウンロード ,  *FPGA ,  カスタム化
準シソーラス用語： 再構成可能性 ,  オープンソース ,  *ハードウェアアクセラレータ ,  *低遅延 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： FPGA ,  ハードウェアアクセラレータ ,  面積 ,  最適化 ,  低遅延 ,  近似 ,  乗算器