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J-GLOBAL ID：201802254561634856   整理番号：18A0994669

面積効率の良い確率的オフセット電圧検出技術を用いた動的ラッチコンパレータ

A Dynamic Latched Comparator Using Area-Efficient Stochastic Offset Voltage Detection Technique

著者 (2件)： OKAZAWA Takayuki (Department of Electrical and Electronic Information Engineering, Toyohashi University of Technology) ,  AKITA Ippei (Department of Electrical and Electronic Information Engineering, Toyohashi University of Technology)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E101.C  号： 5  ページ： 396-403(J-STAGE)  発行年： 2018年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,簡単なディジタル回路を用いて実現可能な確率的オフセット電圧検出器を用いる自己較正動的ラッチコンパレータを提案した。コンパレータのオフセット電圧を,統計的較正方式を用いて補償し,そのオフセット電圧検出器はコンパレータ出力の不確実性を用いた。簡単なオフセット検出技術のおかげで,すべての較正回路は標準論理セルのみを用いて合成できた。本論文はまた,基礎統計に基づいて検出器のための最適設計パラメータを提供することができる設計方法論を示し,その設計方法論の正当性を,測定を通して統計的に検証した。提案した自己較正コンパレータシステムを180nm1P6M CMOSプロセスで製作した。そのプロトタイプは6.01mVから158μVまでのオフセット電圧の3シグマにおいて38倍の改善を達成した。(翻訳著者抄録)

シソーラス用語： *方法論 ,  *電圧 ,  *検出法 ,  *ラッチ回路 ,  *コンパレータ ,  キャリブレーション ,  不確実性 ,  半導体プロセス
準シソーラス用語： CMOSプロセス ,  *オフセット電圧 ,  確率的 ,  *確率的方法 ,  較正 ,  *検出技術

著者キーワード (3件)： 動的ラッチコンパレータ ,  自己校正 ,  確率的オフセット電圧検出

分類 (2件)： 半導体集積回路  (NC03162T) ,  AD・DA変換回路  (NC05080M)

引用文献 (18件)：

• [1] K. Uyttenhove and M.S.J. Steyaert, “Speed-power-accuracy tradeoff in high-speed CMOS ADCs,” IEEE Trans. Circuits Syst. II, vol.49, no.4, pp.280-287, April 2002. 10.1109/tcsii.2002.801191
• [2] P.R. Kinget, “Device mismatch and tradeoffs in the design of analog circuits,” IEEE J. Solid-State Circuits, vol.40, no.6, pp.1212-1224, June 2005. 10.1109/jssc.2005.848021
• [3] J. He, S. Zhan, D. Chen, and R.L. Geiger, “Analyses of static and dynamic random offset voltages in dynamic comparators,” IEEE Trans. Circuits Syst. I, vol.56, no.5, pp.911-919, May 2009. 10.1109/tcsi.2009.2015207
• [4] G. Van der Plas, J. Vandenbussche, W. Verhaegen, G. Gielen, and W. Sansen, “Statistical behavioral modeling for A/D-converters,” Proc. IEEE Int. Conf. Electronics, Circuits Syst., pp.1713-1716, Sept. 1999. 10.1109/icecs.1999.814506
• [5] A. Matsuzawa, “High speed and low power ADC design with dynamic analog circuits,” Proc. IEEE Int. Conf. ASIC, pp.218-221, Oct. 2009. 10.1109/asicon.2009.5351489

タイトルに関連する用語 (5件)： 面積効率 ,  確率 ,  オフセット電圧 ,  検出技術 ,  コンパレータ