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J-GLOBAL ID：201802257612009440   整理番号：18A1597208

Dyphase 対称書き込み待ち時間と回復可能な耐久性を持つ動的相変化メモリアーキテクチャ【JST・京大機械翻訳】

DyPhase: A Dynamic Phase Change Memory Architecture With Symmetric Write Latency and Restorable Endurance

著者 (2件)： Thakkar Ishan G. (Department Electrical and Computer Engineering, Colorado State University, Fort Collins, CO, USA) ,  Pasricha Sudeep (Department Electrical and Computer Engineering, Colorado State University, Fort Collins, CO, USA)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 37  号： 9  ページ： 1760-1773  発行年： 2018年 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 主メモリとしての相変化メモリ(PCM)の広範な採用に対する主要な課題は,その非対称書込み待ち時間である。一般的に,PCMに対しては,SET操作の待ち時間(すなわち,書込みを書く操作)は,RESET操作の待ち時間(すなわち,書込みを書く操作)よりも2~5倍長い。このため,PCMシステムの平均書込み待ち時間は,高待ち時間SET操作により制限される。本論文では,従来のSET動作の代わりに部分SET演算を用いて,書込み待ち時間の対称性を導入し,書込み性能とスループットを増加させる,DyPhaseと呼ばれる新しいPCMアーキテクチャを提案した。しかし,部分SETの使用はデータ保持時間を減少させる。この問題に対する改善策として,DyPhaseは,最小の性能オーバーヘッドで貯蔵データを定期的に書き換えるために利用可能な電力予算を活用するPCMにおける新しい分散リフレッシュ操作を採用する。残念ながら,周期的リフレッシュ操作の使用はメモリの書込み速度を増加させ,メモリ劣化を加速し,その寿命を減少させる。Dy相は,周期的に劣化したメモリセルを劣化させ,メモリ寿命を増加させる,周期的に劣化する,活性なin situ自己アニーリング(PISA)技術を利用することにより,この欠点を克服する。PARSECベンチマークによる実験により,PISAにより可能になると,著者らのDyPhaseアーキテクチャに基づくハイブリッド動的ランダムアクセスメモリ(DRAM)-PCMメモリシステムは,以前の研究からPCMアーキテクチャを利用する他のハイブリッドDRAM-PCMメモリシステムに比べて,より高い寿命,8.3%少ないCPI,44.3%少ないEDPをもたらすことを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *対称性 ,  スループット ,  *ジスプロシウム ,  非対称性 ,  *待ち時間 ,  ベンチマーク ,  電力 ,  記憶素子 ,  主メモリ ,  *相転移 ,  *記憶装置 ,  *計算機アーキテクチャ ,  *耐久性 ,  DRAM
準シソーラス用語： オーバヘッド , 【Automatic Indexing@JST】

分類 (4件)： CAD,CAM  (JE10000A) ,  数値計算  (JE02000J) ,  集積回路一般  (NC03161C) ,  論理回路  (NC05070B)

タイトルに関連する用語 (6件)： 対称 ,  書き込み ,  待ち時間 ,  回復 ,  相変化メモリ ,  アーキテクチャ