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J-GLOBAL ID：201802257906353913   整理番号：18A0944370

高速数理論変換の高レベル合成を目標としたループ構造最適化【JST・京大機械翻訳】

A loop structure optimization targeting high-level synthesis of fast number theoretic transform

著者 (3件)： Kawamura Kazushi (Waseda Research Institute for Science and Engineering, Waseda University) ,  Yanagisawa Masao (Dept. of Electronic and Physical Systems, Waseda University) ,  Togawa Nozomu (Dept. of Computer Science and Communications Engineering, Waseda University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ISQED  ページ： 106-111  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 計算時間のボトルネックである完全同形暗号化により暗号化された処理データを処理するとき,多数の数字を持つ乗算が大量に使用される。高速乗算アルゴリズムとして高速数理論変換(FNTT)を利用するアルゴリズムが知られており,FPGA上でFNTTプロセスを実行することにより,さらなる高速化が期待されている。高レベル合成ツールは,多数の点を持つFNTTに対してさえも効率的なハードウェア実装を可能にする。本論文では,FNTTのソフトウェア記述に含まれるループ構造を最適化する方法論を提案し,合成FNTTプロセッサの性能を最大化できるようにした。ループ構造最適化をループ平坦化とトリップ数減少の観点から考察した。FPGA上のループ構造最適化により65,536点FNTTプロセッサを実装し,CPU上での実行より6.9倍高速に実行できることを実証した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： ソフトウェア ,  アルゴリズム ,  暗号 ,  数字 ,  乗算 ,  *高速度 ,  FPGA ,  高速化 ,  演算プロセッサ ,  CPU時間 ,  *最適化 ,  *構造最適化 ,  *ループ構造
準シソーラス用語： 平坦化 ,  ハードウェア実装 , 【Automatic Indexing@JST】

分類 (4件)： 集積回路一般  (NC03161C) ,  図形・画像処理一般  (JE04010I) ,  ニューロコンピュータ  (JC06010Q) ,  符号理論  (ND02030R)

タイトルに関連する用語 (5件)： 理論 ,  高レベル ,  目標 ,  ループ ,  構造最適化