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J-GLOBAL ID:201802257908805798   整理番号:18A0587254

ポストシリコン検証のためのロバストなイベントトリガ発生【Powered by NICT】

Robust event trigger generation for post silicon validation
著者 (2件):
資料名:
巻: 2017  号: ICCE-Asia  ページ: 92-95  発行年: 2017年 
JST資料番号: W2441A  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
抄録/ポイント:
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プレシリコン検証法の限界のための製造前に複雑な集積回路設計に存在する可能性があることをすべての設計欠陥を除去することは極めて困難である。ポストシリコン検証はプレシリコン検証過程では明らかにできなかったこれらの設計欠陥を固定するために極めて重要になってきた。最も効果的なシリコンデバッグ技術の一つは,回路の通常運転時に内部信号を追跡問題の根本原因を同定し,固定するために収集した情報を使用することである。トレースベース法はイベントトリガリングの原理上で動作する論理解析を含んでいる。既存トリガ生成法は,内部遅延素子によって提供された遅延の正確な値への依存性に起因する偽マルチトリガリング問題に悩まされ,PVT変化に対して安定した性能を提供しない。内部遅延素子によって提供された遅延の正確な値と免疫偽マルチトリガにに沿ってPVT変動にわたって一貫した挙動に依存しないこれらのトリガーを生成するためのロバストな技術を実証した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】
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, 【Automatic Indexing@JST】
分類 (3件):
分類
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半導体集積回路  ,  集積回路一般  ,  固体デバイス計測・試験・信頼性 
タイトルに関連する用語 (5件):
タイトルに関連する用語
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