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J-GLOBAL ID：201802260473583866   整理番号：18A1678082

不均一性アクセスに基づくチップマルチプロセッサのためのエネルギー効率の良いキャッシュアーキテクチャ【JST・京大機械翻訳】

An Energy-Efficient Cache Architecture for Chip-Multiprocessors Based on Non-Uniformity Accesses

著者 (3件)： Safayenikoo Pooneh (Electrical and Computer Engineering Department, Ryerson University, Toronto, Ontario, Canada) ,  Asad Arghavan (Electrical and Computer Engineering Department, Ryerson University, Toronto, Ontario, Canada) ,  Mohammadi Farah (Electrical and Computer Engineering Department, Ryerson University, Toronto, Ontario, Canada)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： CCECE  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 新しい埋め込みアプリケーションの技術スケーリングと並列レベルの増加により,チップ-マルチプロセッサ(CMP)におけるコアの数は100から1000コアにシフトした。将来の応用において大量のデータを効率的に保存し操作するために,コアとオフチップメモリアクセスの間のギャップを減少させるために,CMPにおけるキャッシュシステムのサイズを劇的に増加させた。オンチップ記憶システム,特に最終レベルキャッシュはチップ面積の50%を占めるので,将来の多/多コアシステムにおける主要な漏れ電力消費者である。この文脈において,電力消費は,それらの多くが電池寿命によって一般的に制限されるので,将来のCMPにおける主要な関心事になっている。将来のCMPアーキテクチャのために,最近のレベルキャッシュ(LLCs)の3D積層が,2D集積とメモリ壁の性能課題に対抗する新しい方法論として最近導入された。しかしながら,LLCsの3D設計は,高密度集積により,2Dにおける従来のキャッシュアーキテクチャと比較して,より多くの漏れエネルギー消費を招く。本論文では,漏れエネルギーを減少させるために,LLCsのバンクにおけるアクセスの不均一分布を用いた。実行時間キャッシュアーキテクチャを提案した。不均一キャッシュアーキテクチャ(NUCA)に基づく提案アーキテクチャは,低いアクセスを持ち,高いエネルギー効率をもたらすキャッシュバンクを扱う。実験結果は,提案した方法が,EECacheと呼ばれる最近の技術と比較して,PARSECベンチマークの下で平均で約41%までエネルギー遅れ製品を改善することを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *計算機アーキテクチャ ,  *キャッシュメモリ ,  応用プログラム ,  *エネルギー効率 ,  *マルチプロセッサシステム ,  電力消費 ,  ベンチマーク ,  *不均一性 ,  二次元 ,  三次元
準シソーラス用語： 実行時間 ,  チップ面積 ,  オンチップ ,  メモリアクセス ,  *チップマルチプロセッサ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： 不均一性 ,  アクセス ,  チップマルチプロセッサ ,  エネルギー効率 ,  キャッシュ ,  アーキテクチャ