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J-GLOBAL ID：201802260540318864   整理番号：18A1357754

ライン検出のためのハードウェア加速器の新しい設計と実装【JST・京大機械翻訳】

A new design and implementation of hardware accelerator for line detection

著者 (3件)： Chen Ching-Han (Department of Computer Science and Information Engineering, National Central University, Chung-Li 320, Taiwan, ROC) ,  Luoh Leh (Department of Electrical Engineering, Chung Hua University, 707, Sec.2, WuFu Rd., Hsin-Chu 30012, Taiwan, ROC) ,  Guo Min-Hao (Department of Computer Science and Information Engineering, National Central University, Chung-Li 320, Taiwan, ROC)
資料名： Microprocessors and Microsystems  (Microprocessors and Microsystems)
巻： 61  ページ： 179-197  発行年： 2018年 
JST資料番号： H0781A  ISSN： 0141-9331  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 線形検出アルゴリズムは,ソフトウェアが実装されるとき,計算時間を短縮するために高性能プロセッサを必要とする一連の逐次的で複雑なプロセスを必要とする。本論文では,提案したパイプラインマルチプロセッサシステムオンチップ(SoC)設計法により並列計算能力を持つ線形検出ハードウェア加速器を設計した。それは,基礎となるCannyエッジ検出モジュールとHough変換モジュールの操作を制御する上部パイプライン制御装置を含んでいる。すなわち,エッジ情報を得るためにエッジ検出モジュールを使用し,次にHough変換を用いて線形検出結果の精度を改善した。最後に,パイプライン制御を採用して,モジュールの有効性を強化した。CannyプロセスとGaussぼけ法に基づいて,本研究はノイズによって引き起こされた偽検出を減少させることができて,直線検出に影響することなく操作と資源利用の数を減少させることができた。XuとChen[14][21][34][35]と比較して,提案した方法は,それぞれ,回路資源の84%と74%を減らすことができた。著者らの方法論から作り出されたハードウェア機能回路は,良好な分散アーキテクチャとスケーラビリティを有し,すべての種類の組込みシステムにおいて使用することが容易である。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加速器 ,  雑音 ,  制御装置 ,  並列演算 ,  線形性 ,  *ハードウェア ,  ソフトウェア ,  演算プロセッサ ,  Hough変換 ,  エッジ検出 ,  CPU時間 ,  組込みシステム
準シソーラス用語： システムオンチップ ,  検出アルゴリズム ,  線分検出 , 【Automatic Indexing@JST】

著者キーワード (4件)： ライン検出 ,  Cannyエッジ検出 ,  Hough変換 ,  Grafcet

分類 (2件)： 専用演算制御装置  (JC04030Y) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： ライン検出 ,  ハードウェア ,  加速器 ,  設計 ,  実装