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J-GLOBAL ID：201802262249823911   整理番号：18A0727028

高速通信バスのためのDCブロッキングキャパシタインタフェイス【JST・京大機械翻訳】

DC blocking capacitor interfacing for high speed communication buses

著者 (8件)： Tang Junyan (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA) ,  Hejase Jose A. (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA) ,  Richardson Matthew (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA) ,  Dreps Daniel M. (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA) ,  Becker Wiren D. (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA) ,  Kwark Young H. (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA) ,  Audet Jean (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA) ,  Baks Christian W. (Systems Group - POWER Series Hardware Development, IBM Corporation, Austin-TX, USA)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： EPEPS  ページ： 1-3  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,差動高速バスチャネルにおけるDCブロッキングコンデンサの統合側面を研究した。信号経路におけるDCブロッキングコンデンサの存在は,信号劣化につながるインピーダンス不整合媒体を提示することができる。インピーダンス不整合を最小にするためにコンデンサを統合することは,非常に重要になる。異なる物理的設計条件下でのシミュレーションにおいて,マイクロストリップ差動対の微分インピーダンスを評価した。さらに,種々の特性を含む種々のコンデンサ試験サイトに対する試験車両測定を行った。パッケージサイズ,コンデンサパッド/パッケージの下でのボイドシナリオおよびキャパシタに対する配線層を設計し,作製した。試験サイトをVNAを用いて20GHzまで測定し,その結果を検討した。また,将来の設計解析目的のためのモデリング法を検証するために,いくつかの試験サイトをシミュレーションした。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： マイクロストリップ線路 ,  インピーダンス ,  モデリング ,  媒質 ,  微分 ,  *コンデンサ ,  チャネル
準シソーラス用語： インピーダンス不整合 ,  信号劣化 ,  *高速通信 , 【Automatic Indexing@JST】

分類 (5件)： プリント回路  (NA05040O) ,  雑音一般  (ND04010J) ,  整流器  (NB08040M) ,  LCR部品  (NA05030D) ,  混成集積回路  (NC03163K)

タイトルに関連する用語 (3件)： 高速通信 ,  バス ,  DC