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J-GLOBAL ID：201802263383424820   整理番号：18A0860829

65nm FDSOIプロセスにおける積層構造を持つラッチにより評価したNMOSおよびPMOSトランジスタのソフトエラーに対する感度【JST・京大機械翻訳】

Sensitivity to soft errors of NMOS and PMOS transistors evaluated by latches with stacking structures in a 65 nm FDSOI process

著者 (4件)： Yamada Kodai (Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan) ,  Maruoka Haruki (Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan) ,  Furuta Jun (Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan) ,  Kobayashi Kazutoshi (Kyoto Insititute of Technology, Graduate School of Science & Technology, Kyoto Insititute of Technology, Kyoto, Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： IRPS  ページ： P-SE.3-1-P-SE.3-5  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 3つの異なるラッチ構造を65nm FDSOIプロセスで作製した。デバイスシミュレーションと粒子,中性子,重イオン照射試験によりラッチのソフトエラー許容性を評価し,トランジスタタイプがソフトエラーを引き起こすのに支配的であることを確認した。積層NMOSと非積層PMOSトランジスタを持つインバータを含むラッチ構造は,40MeV-cm~2/mgの重イオンまでのソフトエラーに対して十分な耐性を有している。それは,ソフトエラー率が,地上領域だけでなく外部空間においてもNMOSトランジスタ上で支配的であることを示唆した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 重イオン照射 ,  中性子 ,  *積層構造 ,  *トランジスタ ,  重イオン ,  *NMOS構造 ,  *ソフトエラー
準シソーラス用語： ソフトエラー率 ,  デバイスシミュレーション ,  *FDSOI , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (8件)： FDSOI ,  プロセス ,  積層構造 ,  評価 ,  NMOS ,  PMOSトランジスタ ,  ソフトエラー ,  感度