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J-GLOBAL ID：201802267209492386   整理番号：18A0444001

下部技術ノードでのスキャン方法論とATPG DFT技術【Powered by NICT】

Scan methodology and ATPG DFT techniques at lower technology node

著者 (3件)： Chauhan Janki (DFT, ASIC Department, VLSI, India, Parul University, P. O. Limda, Ta. Waghodia, Vadodara, India) ,  Panchal Chintan (Technical Manager eInfochips pvt. ltd., Ahmedabad, India) ,  Suthar Haresh (E. C. Department, Parul Institute of Technology, Vadodara, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICCMC  ページ： 508-514  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： VLSI技術が低い技術ノードに縮小連続的として,設計の複雑さが増大するとともに,小形状(トランジスタのチャネル長さの変化,W/L比,閾値電圧)で高い試験コスト,高い電力消費,試験時間,面積,ピン数と新しい欠陥を含む課題の数は,下位節に及ぼす試験のための効率的な技術を必要とする。信頼性と可試験性は今日のVLSI設計における重要なパラメータである。はこの目的のための可試験性のための設計を用いた。スキャンはチップにおけるDFT(テスト容易化設計)アーキテクチャを挿入するための第一段階である。スキャン挿入を順次フロップの可制御性と可観測性を改善した。パターン後発生段階はATPG(自動テストパターン生成)ツールにより生成されるし,最後にパターンのシミュレーションは,合否パターンに関する結果を与えるであろう。本論文の目的は,低い技術ノードに及ぼす走査挿入フローアーキテクチャを実装し,いくつかのEDAツールを用いた故障検出によるSOCの収率を改善するATPGによるパターン生成を介して標的故障を検出することである。も可試験性に関連する最も重要な試験パラメータの最適化を含んでいる。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 最適化 ,  可観測性 ,  計算機アーキテクチャ ,  電力消費 ,  故障検出 ,  信頼性 ,  可制御性 ,  超LSI ,  可試験性 ,  故障 ,  *走査
準シソーラス用語： パターン生成 ,  テスト容易化設計 ,  閾値電圧 ,  *ATPG , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (5件)： ノード ,  スキャン ,  方法論 ,  ATPG ,  DFT