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J-GLOBAL ID：201802267349645741   整理番号：18A0728622

位相ブレンダを持つデュアル遅延線を用いた8.9mW,0.6~2GHz高速同期遅延同期ループ【JST・京大機械翻訳】

A 8.9 mW, 0.6-2 GHz fast locking delay-locked loop using dual delay lines with phase blender

著者 (4件)： Kim Sanglok (College of Information and Communication Engineering Sungkyunkwan University, Korea) ,  Oh SeongJin (College of Information and Communication Engineering Sungkyunkwan University, Korea) ,  Kang Kyung-tae (College of Information and Communication Engineering Sungkyunkwan University, Korea) ,  Lee Kang-Yoon (College of Information and Communication Engineering Sungkyunkwan University, Korea)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： ICEIC  ページ： 1-3  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,高速ロック混合モードDLL(遅延ロックループ)を提示した。提案したDLLのアーキテクチャは,粗ステップTDC(時間-ディジタル変換器)方式とアナログフィードバックループを使用し,それは微細なステップである。粗いステップにおける位相差を有するDDL(二重遅延線)を位相混合する簡単な技術は,追加のロック時間なしで粗い時間分解能を改善する。この改良された時間分解能に基づいて,第2の微細ステップは,高速ロック時間,高精度,および低消費電力を提供するために完成することができる。提案したDLLは65nm CMOS技術において0.6GHzから2GHzのクロック周波数範囲で動作する。DLLのシミュレートされたロック時間は,与えられた動作周波数で10クロックサイクル以内にロックできる。電力消費は,1.0Vの電源電圧から2GHzで8.9mWである。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 混合モード ,  *高速度 ,  電力消費 ,  計算機アーキテクチャ ,  *遅延線 ,  *混合装置 ,  時間分解能 ,  *位相
準シソーラス用語： 電源電圧 ,  動作周波数 ,  クロック周波数 ,  低電力化 ,  位相差 ,  時間ディジタル変換器 ,  *DLL【通信】 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： 位相 ,  ブレンダ ,  デュアル ,  遅延線 ,  遅延同期ループ