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J-GLOBAL ID：201802267586207703   整理番号：18A1243452

超スケールナノプレート垂直FETと6T-SRAMのための電気特性の解析と設計指針の提案【JST・京大機械翻訳】

Analysis of electrical characteristics and proposal of design guide for ultra-scaled nanoplate vertical FET and 6T-SRAM

著者 (8件)： Seo Youngsoo (Inter-University Semiconductor Research Center (ISRC) and the Department of Electrical and Computer Engineering, Seoul National University, Seoul 151-747, South Korea) ,  Kim Shinkeun (Inter-University Semiconductor Research Center (ISRC) and the Department of Electrical and Computer Engineering, Seoul National University, Seoul 151-747, South Korea) ,  Ko Kyul (Inter-University Semiconductor Research Center (ISRC) and the Department of Electrical and Computer Engineering, Seoul National University, Seoul 151-747, South Korea) ,  Woo Changbeom (Inter-University Semiconductor Research Center (ISRC) and the Department of Electrical and Computer Engineering, Seoul National University, Seoul 151-747, South Korea) ,  Kim Minsoo (Inter-University Semiconductor Research Center (ISRC) and the Department of Electrical and Computer Engineering, Seoul National University, Seoul 151-747, South Korea) ,  Lee Jangkyu (Inter-University Semiconductor Research Center (ISRC) and the Department of Electrical and Computer Engineering, Seoul National University, Seoul 151-747, South Korea) ,  Kang Myounggon (Department of Electronics Engineering, Korea National University of Transportation, Chungju 380-702, South Korea) ,  Shin Hyungcheol (Inter-University Semiconductor Research Center (ISRC) and the Department of Electrical and Computer Engineering, Seoul National University, Seoul 151-747, South Korea)
資料名： Solid-State Electronics  (Solid-State Electronics)
巻： 140  ページ： 69-73  発行年： 2018年 
JST資料番号： H0225A  ISSN： 0038-1101  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 本論文では,3D技術コンピュータ支援設計(TCAD)シミュレーションを通して,単一トランジスタと6T-SRAMセルに対して,ゲート-オール-アラウンド(GAA)ナノプレート(NP)垂直FET(VFET)の電気特性を解析した。VFETにおいて,ゲートと拡張長さは,これらの長さが垂直に位置しているので,素子の面積によって制限されない。NPの高さはデバイス作製法(トップダウン法)を考慮して40nmで仮定した。デバイスのサイズに従って,全抵抗,静電容量,固有ゲート遅延,サブ閾値スイング(S.S),ドレイン誘起障壁低下(DIBL)および静的雑音マージン(SNM)のようなデバイスの性能を解析した。ゲート長が大きくなるにつれて,NPの全高さが40nmに固定されるので,抵抗は小さくなければならない。また,チャネル厚さが厚くなると,チャネルのシート抵抗が小さくなり,接触面積の増大により接触抵抗が小さくなるため,全抵抗が小さくなる。さらに,チャネルピッチの長さが増加すると,寄生容量は,ゲート-ドレインとゲート-ソースの面積の増加により,より大きくなる。RC遅延の性能は,短いゲート長(12nm),最も厚いチャネル(6nm),および抵抗と寄生容量の減少による最短チャネルピッチ(17nm)において最良である。しかし,DIBL,S.S,オン/オフ比,およびSNMなどの他の性能は,短いチャネル効果がこの状況で最も高いので最悪である。また,マルチチャネルデバイスの性能を調べた。チャネルの数が増加するにつれて,デバイスの性能とSRAMの信頼性は,接触抵抗の低減,ゲート寸法の増加,および多チャネル補償効果のために改善される。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 漂遊容量 ,  接触抵抗 ,  *電気特性 ,  CAD【計算機】 ,  チャネル ,  シミュレーション ,  雑音 ,  信頼性 ,  三次元 ,  *SRAM ,  トランジスタ
準シソーラス用語： 短チャネル ,  ゲート長 ,  *ナノプレート ,  TCAD , 【Automatic Indexing@JST】

著者キーワード (7件)： RC遅延 ,  ナノプレート ,  垂直FET ,  チャネルピッチ ,  SRAM ,  静的雑音余裕の読取 ,  プロセス変動

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (9件)： スケール ,  ナノプレート ,  垂直 ,  FET ,  SRAM ,  電気特性 ,  解析 ,  設計指針 ,  提案