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J-GLOBAL ID:201802268050824853   整理番号:18A1480535

電力増幅器のDPD線形化のためのハードウェア効率の良いフィードバック多項式トポロジー:理論とFPGA検証【JST・京大機械翻訳】

A Hardware-Efficient Feedback Polynomial Topology for DPD Linearization of Power Amplifiers: Theory and FPGA Validation
著者 (3件):
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巻: 65  号:ページ: 2889-2902  発行年: 2018年 
JST資料番号: C0226B  ISSN: 1549-8328  CODEN: ITCSCH  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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本論文では,電力増幅器のディジタル予歪(DPD)線形化のためのハードウェア効率的フィードバック多項式トポロジーについて述べた。並列に非線形性を補償する既存の剪定Volterra級数DPD線形化とは異なり,著者らのトポロジーはフィードバックメモリブロックを調整し,非線形性とメモリ効果を別々に構築し,実行複雑度を最小化し,係数抽出器のサイズを大幅に低減した。しかし,フィードバックメモリブロックの係数は直接形式では抽出できない。それを克服するために,複雑性減少Volterra級数モデルの助けを借りて,設計方法論を開発した。また,最小二乗推定により,ディジタル予歪器の係数を抽出できるが,入力と出力の間の擬似逆演算は重行列乗算と分割を含むことが知られている。O(N~3)の計算の複雑さによって,係数抽出器は,フィールドプログラマブルゲートアレイ(FPGA)において効率的に実行することができなかった。ここでは,適応線形および非線形係数推定のための分割フリー線探索ベース再帰最小二乗アルゴリズムを提案し,計算量をO(N)に緩和し,FPGAにおける適応推定をサポートした。著者らのDPD実験は,FPGAにおいて完全に実装された同定と予歪手順の両方を実証した。測定した誤差ベクトルの大きさは10.1%から<3.2%に減少し,隣接チャネル漏れ比(ACLR)は,20MHzの64QAM直交周波数分割多重化信号に対して,-28.4から-46.1dBcに改善された。キャリア凝集信号に対して,ACLRは-35.8から-45.3dBcまで改善された。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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増幅回路 

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