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J-GLOBAL ID：201802270787658958   整理番号：18A0727387

データ並列ハードウェアアーキテクチャのための最適スケジューリングアルゴリズム【JST・京大機械翻訳】

An optimal scheduling algorithm for data parallel hardware architectures

著者 (4件)： Amari Imen (National Engineering School of Tunis (ENIT), Communications Systems Laboratory (SysCom), University of Tunis El Manar (UTM), Tunisia) ,  Rebaya Asma (National Engineering School of Tunis (ENIT), Communications Systems Laboratory (SysCom), University of Tunis El Manar (UTM), Tunisia) ,  Gasmi Kaouther (National Engineering School of Tunis (ENIT), Communications Systems Laboratory (SysCom), University of Tunis El Manar (UTM), Tunisia) ,  Hasnaoui Salem (National School of Engineering of Bizerte (ENIB), Communications Systems Laboratory (SysCom), University of Carthage, Tunisia)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IINTEC  ページ： 111-117  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マルチコアアーキテクチャ上でのデータフロー応用スケジューリングの問題は非常に困難である。この困難さは,待ち時間,実行時間,消費,エネルギーなどに関するユーザ要求の急速な増加を伴う電気通信とマルチメディアシステムの迅速評価に関連し,マルチコアDSP(ディジタル信号プロセッサ)プラットフォーム上での最適スケジューリングが挑戦課題である。この文脈において,待ち時間のような重要な性能計量を最適化する有効なスケジュールを見出すために,新しい技術とアルゴリズムを提示した。著者らの貢献は,産業応用とニーズによって強く駆動される充足可能性モジュール(SMT)ソルバ技術に基づいている。Simulinkと同期データフローの両方の同期と階層的挙動に基づくアプローチを用いた。提案したSMTソルバアルゴリズムを用いてスケジューラを実行する結果は,待ち時間とコア数に関する最適スケジューリングを生成する。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： ディジタル信号プロセッサ ,  *アルゴリズム ,  *スケジューリング ,  通信 ,  待ち時間 ,  最適化 ,  *計算機アーキテクチャ
準シソーラス用語： スケジューラ ,  ソルバ ,  *最適スケジューリング ,  マルチコアプロセッサ ,  実行時間 ,  データフロー ,  マルチコアアーキテクチャ ,  *スケジューリングアルゴリズム , 【Automatic Indexing@JST】

分類 (1件)： 計算機システム開発  (JD02010R)

タイトルに関連する用語 (4件)： データ並列 ,  ハードウェアアーキテクチャ ,  最適スケジューリング ,  アルゴリズム