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J-GLOBAL ID：201802273269618399   整理番号：18A0446789

3nm CMOS技術のための電力を意識したFinFETと横方向ナノシートFET標的化【Powered by NICT】

Power aware FinFET and lateral nanosheet FET targeting for 3nm CMOS technology

著者 (12件)： Yakimets D. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Bardon M. Garcia (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Jang D. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Schuddinck P. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Sherazi Y. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Weckx P. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Miyaguchi K. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Parvais B. (Vrije Universiteit Brussel, Dept. of Electronics and Informatics, Brussels, Belgium) ,  Raghavan P. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Spessot A. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Verkest D. (imec, Kapeldreef 75, 3001 Leuven, Belgium) ,  Mocuta A. (imec, Kapeldreef 75, 3001 Leuven, Belgium)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IEDM  ページ： 20.4.1-20.4.4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,5.5トラック標準セルはゲートピッチ42nmと金属ピッチ21nmで可能であり,7nmノードから60%有効電力低減を達成できるかを示した。電力および性能目標により駆動されるデバイスダウンセレクション方法論を導入した。この方法は,20nm幅の三積層ナノシートは二フィンを用いたFinFETと競合レイアウト設計規則に制約を緩和することを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 配置設計 ,  フィン ,  *電力 ,  標準電池 ,  *ナノシート ,  有効電力 ,  *ターゲティング ,  *CMOS
準シソーラス用語： *FinFET , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (7件)： CMOS技術 ,  意識 ,  FinFET ,  横方向 ,  ナノシート ,  FET ,  標的化