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J-GLOBAL ID：201802275558451000   整理番号：18A1676162

DNNエンジン: iot応用のための28nmタイミング誤差耐性スパースディープ神経回路網プロセッサ【JST・京大機械翻訳】

DNN Engine: A 28-nm Timing-Error Tolerant Sparse Deep Neural Network Processor for IoT Applications

著者 (4件)： Whatmough Paul N. (Arm Research, Boston, MA, USA) ,  Lee Sae Kyu (School of Engineering and Applied Science, Harvard University, Cambridge, MA, USA) ,  Brooks David (School of Engineering and Applied Science, Harvard University, Cambridge, MA, USA) ,  Wei Gu-Yeon (School of Engineering and Applied Science, Harvard University, Cambridge, MA, USA)
資料名： IEEE Journal of Solid-State Circuits  (IEEE Journal of Solid-State Circuits)
巻： 53  号： 9  ページ： 2722-2731  発行年： 2018年 
JST資料番号： B0761A  ISSN： 0018-9200  CODEN： IJSCBC  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,強力な完全に接続された深いニューラルネットワーク(DNN)分類器を実装するプログラマブル加速器設計を用いて,インターネット(IoT)アプリケーションのための28nmシステムオンチップ(SoC)を提案した。必要な低エネルギー消費に到達するために,著者らはニューラルネットワークアルゴリズムのキー特性を利用する:並列性,データ再利用,小/疎データ,および雑音耐性。著者らは,完全に不要な計算とデータ移動によってデータスパース性を利用するためにハードウェアサポートによって,単一命令,多重データデータ経路に基づく非常に大規模統合(VLSI)アーキテクチャにアルゴリズムをマップした。このアプローチは,並列計算を損なうことなくスパース性を利用する。また,回路レベルのタイミング違反検出を導入することにより,ニューラルネットワークの固有のアルゴリズム雑音耐性を利用し,最悪のケース電圧ガードバンドを最小化することを可能にした。結果として生じる間欠的タイミング違反は論理誤差をもたらす可能性があり,従来は修正されなければならない。しかし,明示的誤差補正の代わりに,ニューラルネットワークの雑音耐性を強調することにより,これに対処した。測定した試験チップは,高い分類精度(MNIST試験セットに対して98.36%)を達成し,一方,凝集タイミング違反率>10~1を許容した。加速器は667MHzで0.36μJ/推論の最小エネルギーを達成した。1.2GHzと0.57μJ/推論で最大スループット;また,1GHzと0.58μJ/推論において,10%のマージン動作点を得た。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ニューラルネットワーク ,  計算機アーキテクチャ ,  応用プログラム ,  並列演算 ,  アルゴリズム ,  超LSI ,  誤り訂正 ,  インターネット ,  *神経回路網 ,  加速器 ,  スループット ,  雑音安定度 ,  *演算プロセッサ ,  電圧
準シソーラス用語： 低エネルギー , 【Automatic Indexing@JST】

分類 (2件)： 増幅回路  (NC05040U) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： IoT ,  応用 ,  タイミング誤差 ,  耐性 ,  神経回路網 ,  プロセッサ