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J-GLOBAL ID：201802277207676519   整理番号：18A0824765

単一事象アップセットの最小化のためのトランジスタ群間の間隔を持つCMOS RS論理素子の設計とシミュレーション【JST・京大機械翻訳】

Design and simulation of the CMOS RS logical elements with spacing between transistor groups for minimization of single-event upsets

著者 (2件)： Katunin Yuri V. (Scientific Research Institute of System Analysis, Russian Academy of Sciences, Nakhimovsky pr. 36-1, 117218 Moscow, Russia) ,  Stenin Vladimir Ya. (National Research Nuclear University MEPhI (Moscow Engineering Physics Institute), Kashirskoe sh. 31, 115409 Moscow, Russia)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： MWENT  ページ： 1-4  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 間隔トランジスタ群(STG RSトリガ)を有する論理的逐次要素-RSトリガを設計し,TCADをバルク65nm CMOS設計ルール上でシミュレーションした。このCMOS論理素子に及ぼす単一核粒子の影響下での単一イベントアップセットの効果は,RSトリガのトランジスタを,これらのグループ間の二つの特別な二重グループと間隔に分割することにより最小化した。隣接RSトリガのインタリービング群を有する論理素子のトポロジーを,65nm CMOS並進ロッカサイドバッファのために設計した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： *CMOS ,  SEU【シングルイベント】 ,  インタリービング ,  位相幾何学 ,  *トランジスタ ,  *論理素子
準シソーラス用語： 設計規則 ,  TCAD ,  *単一事象 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (8件)： 単一事象 ,  アップセット ,  最小化 ,  トランジスタ ,  CMOS ,  論理素子 ,  設計 ,  シミュレーション