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J-GLOBAL ID：201802279330775249   整理番号：18A1287939

ネットワーク不均一性の限界を超えたハイブリッドNoCの性能の拡張【JST・京大機械翻訳】

Extending the Performance of Hybrid NoCs beyond the Limitations of Network Heterogeneity

著者 (5件)： Agyeman Michael Opoku (Department of Computing and Immersive Technologies, University of Northampton, Northampton NN2 7AL, UK) ,  Zong Wen (Department of Computer Science and Engineering, The Chinese University of Hong Kong, Hong Kong, China) ,  Yakovlev Alex (School of Electrical & Electronic Engineering, Newcastle University, Newcastle upon Tyne NE1 7RU, UK) ,  Tong Kin-Fai (Department of Electrical and Electronic Engineering, UCL, London WC1E 6BT, UK) ,  Mak Terrence (Electronics and Computer Science, Faculty of Physical Sciences and Engineering, University of Southampton, Southampton SO17 1BJ, UK)
資料名： Journal of Low Power Electronics and Applications (Web)  (Journal of Low Power Electronics and Applications (Web))
巻： 7  号： 2  ページ： 8  発行年： 2017年 
JST資料番号： U7222A  ISSN： 2079-9268  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： スイス (CHE)  言語： 英語 (EN)

抄録/ポイント： 従来の金属ベースの相互接続(ワイヤライン)の性能ボトルネックによる高速パック技術成長の性能とスケーラビリティ要求を満たすために,不均一三次元集積ネットワークオンチップ(3D NoC)とハイブリッド有線無線ネットワークオンチップ(WinOC)のような代替相互接続織物を,新しいシステムオンチップ(SoC)設計のための費用対効果の良い解決策として発表した。しかし,これらの相互接続は,面積と電力ハンガリー3Dルータと無線ノードの数を制限することにより,コストに対する最適化性能を相殺する。さらに,チップマルチプロセッサ(CMP)における不均一分散トラヒックは,低負荷条件で最小のパイプライン遅延を有しながら,高いトラヒック条件下で輻輳を避けることができるオンチップ通信インフラストラクチャを必要とする。この目的のために,本論文では,このような新しいハイブリッドNoCにおける遅い2Dルータによる性能劣化を軽減するために,低複雑性単一サイクルバイパス機構を持つ低待ち時間適応ルータを提案した。提案したルータは,低負荷におけるバイパスデータパスにおいて次元順序ルーティング(DoR)を用いてフリートを伝送する。内部次元バイパスに必要な出力ポートが利用できないとき,パケットは輻輳を避けるために適応的にルーティングされる。また,ルータは,非投機的低待ち時間パイプラインをもたらす単純化仮想チャネル割当(VA)方式を持っている。低複雑性バイパス技術を適応経路選定と組み合わせることにより,提案ルータは,様々なトラヒック負荷の下で低待ち時間通信を達成するために,ハイブリッドNoCにおけるトラフィックをバランスさせることができる。シミュレーションにより,提案ルータは,SWIFTのような低待ち時間ルータと比較して,アプリケーションの実行時間を平均16.9%低減できることを示した。2Dルータ(または有線ノード)と3Dルータ(または無線ノード)の間の待ち時間を低減することにより,提案ルータは,3D NoC(またはWiNoC)において平均パケット遅延の平均45%(または50%)により性能効率を改善することができる。Copyright 2018 The Author(s) All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 相互接続 ,  待ち時間 ,  通信 ,  高速度 ,  *ネットワーク ,  経路選定 ,  電力 ,  三次元 ,  応用プログラム ,  バイパス ,  最適化 ,  パケット
準シソーラス用語： 低複雑性 ,  オンチップ ,  *ネットワークオンチップ , 【Automatic Indexing@JST】

著者キーワード (7件)： ルータアーキテクチャ ,  3D NoC ,  ハイブリッド無線ネットワークオンチップ ,  表面波 ,  ミリ波 ,  Winoc ,  導波路

分類 (2件)： 計算機網  (JC03000K) ,  集積回路一般  (NC03161C)

引用文献 (58件)：

• Siozios, K.; Bartzas, A.; Soudris, D. Three Dimensional Network-on-Chip Architectures. In Networks-on-Chips: Theory and Practice; Fayez Gebali, H.E., El-Kharashi, M.W., Eds.; CRC Press: Boca Raton, FL, USA, 2009; pp. 1-28.
• Agyeman, M.O.; Ahmadinia, A.; Shahrabi, A. Heterogeneous 3D network-on-chip architectures: Area and power aware design techniques. J. Circuits Syst. Comput. 2013, 22, 1350016.
• Agyeman, M.O.; Ahmadinia, A.; Bagherzadeh, N. Performance and Energy Aware Inhomogeneous 3D Networks-on-Chip Architecture Generation. IEEE Trans. Parallel Distrib. Syst. 2015, 27, 1756-1769.
• Matsutani, H.; Bogdan, P.; Marculescu, R.; Take, Y.; Sasaki, D.; Zhang, H.; Koibuchi, M.; Kuroda, T.; Amano, H. A case for wireless 3D NoCs for CMPs. In Proceedings of the 2013 18th Asia and south Pacific Design Automation Conference (ASP-DAC), Yokohama, Japan, 22-25 January 2013; pp. 23-28.
• Agyeman, M.O. A Study of Optimization Techniques for 3D Networks-on-Chip Architectures for Low Power and High Performance Applications. Int. J. Comput. Appl. 2015, 121, 1-8.

タイトルに関連する用語 (4件)： 不均一性 ,  限界 ,  NoC ,  拡張