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J-GLOBAL ID：201802280482138291   整理番号：18A0202018

SystemVerilogを用いたフラッシュA DCの実数モデル化【Powered by NICT】

Real number modeling of a flash ADC using SystemVerilog

著者 (2件)： Georgoulopoulos Nikolaos (Dept. of Electrical and Computer Engineering, Aristotle University of Thessaloniki, Thessaloniki, Greece) ,  Hatzopoulos Alkiviadis (Dept. of Electrical and Computer Engineering, Aristotle University of Thessaloniki, Thessaloniki, Greece)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： PACET  ページ： 1-4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 実数モデル(RNM)は信号流モデルとしてアナログ回路の挙動のモデリングのプロセスである。アナログ成分の各出力は入力と内部状態から離散に依存してサンプリングされることを意味している。モデルは事象を検出し,計算を行うまでの時間を決定する。3ビットフラッシュアナログ-ディジタル変換器(ADC)のためのSystemVerilog行動実数モデルを示し,シミュレーション効率を改善した。A DCモデルシミュレーション時間はわずか1.23s,高周波応用に効果的に利用できるで終了する。提案したモデルは,三種類のモデルと比較した:トランジスタレベルフラッシュA DC,Verilog-A A DCモデルとVerilog-AMS wreal A DCモデル。65nm CMOS技術ライブラリはCadenceのVirtuosoにおけるフラッシュA DC設計のために使用した。シミュレーションランは,Spectre(トランジスタレベルSPICEモデル)とAMSシミュレータ(SystemVerilog,Verilog-AとVerilog-AMS wrealの)で実施した。全てのケースで,提示したSystemVerilogモデルは減少シミュレーション実行時間を示し,他のモデルと比較して,満足できる精度であった。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： *実数 ,  シミュレーション ,  HF【周波数】 ,  *モデリング ,  シミュレータ ,  *モデル ,  アナログ回路 ,  アナログ系 ,  CMOS
準シソーラス用語： SPICEモデル ,  *Verilog ,  モデルシミュレーション ,  内部状態 , 【Automatic Indexing@JST】

分類 (5件)： 油層工学  (UA10030G) ,  プリント回路  (NA05040O) ,  固体デバイス製造技術一般  (NC03030V) ,  磁気圏  (DC04060Z) ,  ニューロコンピュータ  (JC06010Q)

タイトルに関連する用語 (4件)： フラッシュ ,  DC ,  実数 ,  モデル化