多重RAMのための効率的な組込み自己修復スキーム【Powered by NICT】

Nair Arathy S; Bonifus P L

文献

J-GLOBAL ID：201802281205691125 整理番号：18A0203409

多重RAMのための効率的な組込み自己修復スキーム【Powered by NICT】

An efficient built-in self-repair scheme for multiple RAMs

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資料名：
巻： 2017 号： RTEICT ページ： 2076-2080 発行年： 2017年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

半導体領域における大きな進歩,集積チップ設計の考え方,多くの集積回路(IC)パッケージング戦略のアベイラビリティと効率的なICテスト技術は1チップ(SOC)にシステム全体の取込に寄与して効率的にした。高密度と良好な収率を持つSoC技術,高信頼性埋込みメモリの増加傾向は,システムの効果的な実施が必要である。チップを製造するが,メモリの歩留り改善は,考慮しなければならない一つの重要な側面である。今日のSoCでは,チップ面積の大きなパーセントは,メモリにより利用されている。技術の限界に従って設計し,最適化し,そこでメモリは故障しやすいことが多い。メモリコアは信頼できるべきであり,妥当なレベル収率を提供するであろうことをSoC製品のために重要である。これはビルトイン自己修復技術は利益重要である理由である。自己修復(BISR)方法論のメモリの修復過程(RAM)で使用できる効率的な自己修復技術である。メモリの修復が必要である,検出誤差であるSoCのための十分な長くないため,診断と修復技術が必要である。SOCにおける各RAMはそれ自身の専用BISR(DeBISR)回路を持つならば,大面積消費をもたらす。SOCにおける各RAMのために構築された修復技術に於けるこの様な専用も高コストになる。その場合では,S100A4は多重RAMによる共有できる自己修復(ReBISR)回路における再構成可能構築を持つが重要である,SOCのBISR回路の総面積とコストを大幅に低減することができた。本研究では二次元および選択可能な冗長性の両方を組み込むことにより複数のRAMを修復できることを自己修復(ReBISR)における再構成可能な構築を提示した。メモリアドレスを生成するために用いるTPGは他のアドレス生成ユニットと比較してはるかに少ない面積しか使用しない完全な線形フィードバックシフトレジスタ(CLFSR)である。それが最小の試験長で十分な故障検出率を提供するのでCアルゴリズムにより,この検査アルゴリズムとして使用されている。欠陥RAMは冗長性割当アルゴリズムと呼ばれる効果的なアルゴリズムを用いた無欠陥冗長要素に割り当てられる。三基本的なビルディングブロックである修理可能RAM,BISTモジュールとBIRAモジュール。Xilinx ISE14.2はBISRアーキテクチャを実装した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

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半導体集積回路 , 固体デバイス製造技術一般 , 固体デバイス材料 , 集積回路一般

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