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J-GLOBAL ID：201802281691758993   整理番号：18A0942816

深い畳込みニューラルネットワークのための効率的ハードウェアアーキテクチャ【JST・京大機械翻訳】

Efficient Hardware Architectures for Deep Convolutional Neural Network

著者 (3件)： Wang Jichen (School of Electronic Science and Engineering, Nanjing University, Nanjing, China) ,  Lin Jun (School of Electronic Science and Engineering, Nanjing University, Nanjing, China) ,  Wang Zhongfeng (School of Electronic Science and Engineering, Nanjing University, Nanjing, China)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 65  号： 6  ページ： 1941-1953  発行年： 2018年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 畳込みニューラルネットワーク(CNN)は,様々な応用で用いられる最先端の深い学習手法である。資源制限組込みシステムにおけるリアルタイムCNN実装は最近非常に望まれている。プログラマブルな柔軟性を確保し,開発期間を短縮するために,フィールドプログラマブルゲートアレイはCNNモデルの実装に適している。しかし,制限された帯域幅とオンチップメモリ蓄積はCNN加速のボトルネックである。本論文では,深いCNNモデルを加速するための効率的なハードウェアアーキテクチャを提案した。並列高速有限インパルス応答アルゴリズム(FFA)の理論的導出を紹介した。FFAsに基づいて,対応する高速畳込みユニット(FCUs)をCNNモデルにおける畳込みの計算のために開発した。新しいデータ蓄積と再利用方式を提案した。そこでは,すべての中間画素をオンチップに保存し,帯域幅要求を低減した。著者らは,最大で最も正確なネットワーク,VGG16の一つを選択し,それをXilinx ZynqZC706とVirtex VC707ボード上に実装した。等しい距離不均一量子化法を用いて86.25%のトップ-5精度を達成した。平均性能は,VC707において,XilinxZC706において172MHz動作周波数の下で316.23GOP/sであり,170MHz動作周波数において1250.21GOP/sであると推定される。要するに,提案した設計は,既存の研究を著しく上回り,特に,資源効率に関して2倍以上の関連設計を上回る。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： *畳込み ,  画素 ,  高速度 ,  組込みシステム ,  *ネットワーク ,  アルゴリズム ,  帯域幅 ,  FPGA ,  再利用 ,  *計算機アーキテクチャ ,  データ蓄積
準シソーラス用語： 動作周波数 ,  オンチップ ,  オンチップメモリ ,  *畳込みニューラルネットワーク , 【Automatic Indexing@JST】

分類 (4件)： 半導体集積回路  (NC03162T) ,  符号理論  (ND02030R) ,  増幅回路  (NC05040U) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (2件)： 畳込みニューラルネットワーク ,  ハードウェアアーキテクチャ