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J-GLOBAL ID：201802283302876795   整理番号：18A0446832

活性ゲートとコバルト局所相互接続上の接触10nm高性能および低電力CMOS技術を特徴とする3~rd発生FinFETトランジスタ,自己整合4パターン形成【Powered by NICT】

A 10nm high performance and low-power CMOS technology featuring 3^rd generation FinFET transistors, Self-Aligned Quad Patterning, contact over active gate and cobalt local interconnects

著者 (56件)： Auth C. (Logic Technology Development) ,  Aliyarukunju A. (Logic Technology Development) ,  Asoro M. (Logic Technology Development) ,  Bergstrom D. (Logic Technology Development) ,  Bhagwat V. (Logic Technology Development) ,  Birdsall J. (Logic Technology Development) ,  Bisnik N. (Logic Technology Development) ,  Buehler M. (Logic Technology Development) ,  Chikarmane V. (Logic Technology Development) ,  Ding G. (Logic Technology Development) ,  Fu Q. (Logic Technology Development) ,  Gomez H. (Logic Technology Development) ,  Han W. (Logic Technology Development) ,  Hanken D. (Logic Technology Development) ,  Haran M. (Logic Technology Development) ,  Hattendorf M. (Logic Technology Development) ,  Heussner R. (Logic Technology Development) ,  Hiramatsu H. (Logic Technology Development) ,  Ho B. (Logic Technology Development) ,  Jaloviar S. (Logic Technology Development) ,  Jin I. (Logic Technology Development) ,  Joshi S. (Logic Technology Development) ,  Kirby S. (Logic Technology Development) ,  Kosaraju S. (Logic Technology Development) ,  Kothari H. (Logic Technology Development) ,  Leatherman G. (Quality and Reliability Engineering, Intel Corporation) ,  Lee K. (Logic Technology Development) ,  Leib J. (Logic Technology Development) ,  Madhavan A. (Logic Technology Development) ,  Marla K. (Logic Technology Development) ,  Meyer H. (Logic Technology Development) ,  Mule T. (Logic Technology Development) ,  Parker C. (Logic Technology Development) ,  Parthasarathy S. (Logic Technology Development) ,  Pelto C. (Logic Technology Development) ,  Pipes L. (Logic Technology Development) ,  Post I. (Logic Technology Development) ,  Prince M. (Logic Technology Development) ,  Rahman A. (Quality and Reliability Engineering, Intel Corporation) ,  Rajamani S. (Logic Technology Development) ,  Saha A. (Logic Technology Development) ,  Santos J. Dacuna (Quality and Reliability Engineering, Intel Corporation) ,  Sharma M. (Logic Technology Development) ,  Sharma V. (Logic Technology Development) ,  Shin J. (Logic Technology Development) ,  Sinha P. (Logic Technology Development) ,  Smith P. (Logic Technology Development) ,  Sprinkle M. (Logic Technology Development) ,  Amour A. St. (Logic Technology Development) ,  Staus C. (Logic Technology Development) ,  Suri R. (Logic Technology Development) ,  Towner D. (Logic Technology Development) ,  Tripathi A. (Logic Technology Development) ,  Tura A. (Logic Technology Development) ,  Ward C. (Logic Technology Development) ,  Yeoh A. (Logic Technology Development)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： IEDM  ページ： 29.1.1-29.1.4  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 臨界パターン形成層のための自己整合4パターン形成(SAQP)と第三世代FinFETトランジスタを用いた10nm論理技術と,三局所相互接続層におけるコバルト局所相互接続について述べた。高密度では,セル境界でダミーゲートの活性ゲートプロセスと脱離に新しい自己整合接触を紹介した。トランジスタは7nmフィン幅と46nmのフィン高さを有する矩形フィン,5~世代高k金属ゲート,及び7~世代歪シリコンを特徴とする。四または六仕事関数金属スタックは低Vt,標準Vtと任意高Vtデバイスのための非ドープフィンを可能にするために使用されている。相互接続は,相互接続スタックを通して超低k誘電体を用いた12金属層を特徴とする。最高細胞密度と最も高い駆動電流は10nm技術について報告した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： 仕事関数 ,  臨界 ,  脱着 ,  *自己整合 ,  *トランジスタ ,  フィン ,  *パターン形成 ,  *相互接続 ,  低k誘電体 ,  高密度 ,  *CMOS技術
準シソーラス用語： 駆動電流 ,  メタルゲート ,  *FinFET ,  *低電力化 , 【Automatic Indexing@JST】

分類 (5件)： トランジスタ  (NC03070N) ,  固体デバイス製造技術一般  (NC03030V) ,  半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C) ,  対流・放射熱伝達  (PA02030K)

タイトルに関連する用語 (10件)： 活性 ,  ゲート ,  コバルト ,  相互接続 ,  低電力 ,  CMOS技術 ,  FinFET ,  トランジスタ ,  自己整合 ,  パターン形成