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J-GLOBAL ID：201802283317479259   整理番号：18A0942131

近閾値CMOS回路の性能評価のための有効駆動電流:回路設計技術へのモデリング【JST・京大機械翻訳】

Effective Drive Current for Near-Threshold CMOS Circuits’ Performance Evaluation: Modeling to Circuit Design Techniques

著者 (3件)： Sharma Arvind (Department of Electronics and Communication Engineering, IIT Roorkee, Roorkee, India) ,  Alam Naushad (Department of Electronics Engineering, Zakir Husain College of Engineering and Technology, Aligarh Muslim University, Aligarh, India) ,  Bulusu Anand (Department of Electronics and Communication Engineering, IIT Roorkee, Roorkee, India)
資料名： IEEE Transactions on Electron Devices  (IEEE Transactions on Electron Devices)
巻： 65  号： 6  ページ： 2413-2421  発行年： 2018年 
JST資料番号： C0222A  ISSN： 0018-9383  CODEN： IETDAI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,近閾値電圧(NTV)インバータと2入力NAND/NORゲートのための有効電流モデル(I_eff)を提示した。提案したモデルを,二つの異なる技術ノードにおける二次元技術計算機支援設計混合モードデバイスシミュレーションとHSPICEシミュレーションにより検証した。著者らのモデルと比較したとき,既存の公称供給電圧I_effモデルは,NTV方式におけるインバータ/NAND/NORゲート性能を推定することができなかった。また,提案したモデルをプロセス,電圧,および温度変化に対して検証した。層依存効果(LDEs)と逆狭幅効果(INWE)による性能変化はNTV領域で顕著である。したがって,LDEsを考慮しながらモデルを検証した。LDEsとINWEにより,単位幅当たりのI_eff値は素子幅と指数の関数であることを示した。この効果を説明するために,NTVドメインにおける回路性能を最適化するための系統的方法論を示した。著者らの方法論を用いて設計したC_out/C_in=2000を持つインバータチェーンは,既存の方法論と比較して,それぞれ3.2%,35%,および30%の遅延,操作あたりのエネルギー,および全トランジスタ幅の改善をもたらした。同様に,提案した方法論を用いたデータパスは,従来設計された対応物と比較した場合,著しい性能改善をもたらした。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  回路特性 ,  *回路設計 ,  CAD【計算機】 ,  電圧 ,  データパス ,  *電流
準シソーラス用語： 供給電圧 ,  HSPICE ,  デバイスシミュレーション ,  NORゲート ,  NAND ,  閾値電圧 ,  *駆動電流 ,  *CMOS集積回路 , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (6件)： 閾値 ,  CMOS回路 ,  性能評価 ,  駆動電流 ,  回路設計 ,  モデリング