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J-GLOBAL ID：201802285681426768   整理番号：18A0856137

130nm CMOSにおける2タップ低オーバーヘッド埋め込みDFEによる5ビット1.8GS/s ADCベース受信機【JST・京大機械翻訳】

A 5-bit 1.8 GS/s ADC-based receiver with two-tap low-overhead embedded DFE in 130-nm CMOS

著者 (3件)： Mahmoudi Azad (Department of Electrical and Computer Engineering, Science and Research Branch, Islamic Azad University, Tehran, Iran) ,  Torkzadeh Pooya (Department of Electrical and Computer Engineering, Science and Research Branch, Islamic Azad University, Tehran, Iran) ,  Dousti Massoud (Department of Electrical and Computer Engineering, Science and Research Branch, Islamic Azad University, Tehran, Iran)
資料名： AEUe  (AEUe)
巻： 89  ページ： 6-14  発行年： 2018年 
JST資料番号： A0447A  ISSN： 1434-8411  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： CMOS技術スケーリングとともに,ADCベースの直列リンク受信機は,バックプレーン通信において関心を集めているが,このようなディジタル受信機におけるADCと複雑なディジタル等化器の電力消費は,高速応用における制限因子である。フロントエンドADC構造内のアナログ埋込み等化を実行することにより,ADC分解能要求を潜在的に緩和し,DSPの複雑さを低減し,よりエネルギー効率の高い受信機をもたらす。本論文では,ループ非ローリングDFEと不均一量子化レベルを有するADCの投機的比較の間の等価性を,新しいADCベースのDFE受信機構造を提案するために利用した。等価性はループ非圧延DFEによって課せられる電力オーバーヘッドを部分的に補償する。2タップ埋め込みDFEを持つ5ビットプロトタイプ受信機を設計し,1.8Gbpsデータ速度で130nm CMOSプロセスでシミュレーションした。埋め込まれたDFE障害により,受信機は4.57ビットENOBと1.77pJ/凸ステップFOMを達成した。FR4チャネルにおける48-Gbps信号伝送により,2タップDFEは完全閉眼を開き,10~9のBERで0.26UIタイミングマージンを可能にした。全活性面積は0.21mm2で,ADCは1.2V電源から76mWを消費した。Copyright 2018 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 分解能 ,  電力消費 ,  *受信機 ,  等化器 ,  量子化 ,  ディジタル方式 ,  電力 ,  チャネル ,  エネルギー効率 ,  信号伝送 ,  等価性 ,  等化 ,  高速度
準シソーラス用語： データレート ,  *オーバヘッド , 【Automatic Indexing@JST】

著者キーワード (5件)： アナログ-ディジタル変換器 ,  直列リンク受信機 ,  判定帰還等化(DFE) ,  アナログDFE ,  フラッシュADC

分類 (3件)： 無線通信一般  (ND08010L) ,  AD・DA変換回路  (NC05080M) ,  周波数変換回路  (NC05030J)

タイトルに関連する用語 (7件)： CMOS ,  タップ ,  オーバーヘッド ,  埋め込み ,  DfE ,  ADC ,  受信機