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J-GLOBAL ID：201802286133209716   整理番号：18A0519420

41dB SNDRを有する1.2V,0.4mW CTデルタシグマ変調器のための低電圧低電力ダイナミックラッチコンパレータの設計【Powered by NICT】

Design of a low-voltage low power dynamic latch comparator for a 1.2-V 0.4-mW CT delta sigma modulator with 41-dBm SNDR

著者 (2件)： Pradhan Tuhinansu (VLSI Design & Embedded system, KIIT University, Bhubaneswar, India) ,  Bakshi Amit (VLSI Design & Embedded system, KIIT University, Bhubaneswar, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： ICOEI  ページ： 815-820  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では連続時間デルタシグマ変調(CTDSM)零(SCRZ)DAC法に基づく帰還インバータに基づく演算相互コンダクタンス増幅器(OTA),動的ラッチコンパレータとスイッチキャパシタの組合せを紹介した。OTAのインバータベースの設計は,低電圧アナログ設計のための新しい手法である。このアーキテクチャは,高帯域幅動作,単純な構造と追加電圧ヘッドルームの利点を考慮に入れた。安定コンパレータを活況を与えるので動的ラッチコンパレータであるCTDSMの設計に適している。SCRZ DACはスイッチキャパシタDACの低ジッタ感度とRZ DACの低歪に有利である。二次CT-DSMの構成法は1.2V供給電圧と0.4mWの電力を持つ90nm CMOS技術におけるSNDR51dBm SNRと6.5ENOBの41dBmを示す結果で実現した。信号帯域幅は4MHzであり,サンプリング周波数は256MHzであった。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【Powered by NICT】

シソーラス用語： OTA【増幅器】 ,  *電力 ,  *ΔΣ変調 ,  *電圧 ,  フィードバック ,  計算機アーキテクチャ ,  連続時間系 ,  *コンパレータ
準シソーラス用語： サンプリング周波数 ,  供給電圧 ,  アナログ設計 ,  *低電圧 ,  *低電力化 ,  *ΔΣ変調器 ,  *SNDR , 【Automatic Indexing@JST】

分類 (1件)： 増幅回路  (NC05040U)

タイトルに関連する用語 (6件)： SNDR ,  CT ,  デルタシグマ変調器 ,  低電圧 ,  低電力 ,  設計