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J-GLOBAL ID：201802287326995037   整理番号：18A1148109

低電力高速16T 1ビットハイブリッド全加算器【JST・京大機械翻訳】

A low-power high-speed 16T 1-Bit hybrid full adder

著者 (3件)： Agrawal Priya (Electronics and Comm. Engg., MANIT, Bhopal, India) ,  Raghuvanshi D.K. (Electronics and Comm. Engg., MANIT, Bhopal, India) ,  Gupta M.K. (Electronics and Comm. Engg., MANIT, Bhopal, India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2017  号： RISE  ページ： 348-352  発行年： 2017年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,CMOSと送電ゲート技術を一緒に使用し,フルスイング出力を生成する低電力1ビットハイブリッド加算器の新しいモデルを提示した。この加算器を,180nmおよび65nm技術における電力,遅延および電力遅延積に関して,既存のConvenional-CMOS(C-CMOS),CPL,TGA,14T,24Tハイブリッド加算器および16Tハイブリッド加算器と比較した。シミュレーションは,スペクトルシミュレータを用いてCadence Virtuoso上の異なる電圧と周波数に対して行った。結果は,提案加算器がC-CMOSと比較して35~40%低電力を消費し,C-CMOSより25~50%速いと結論した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All Rights reserved. Translated from English into Japanese by JST【JST・京大機械翻訳】

シソーラス用語： 電圧 ,  CMOS ,  *加算器 ,  *高速度 ,  送電 ,  周波数 ,  *電力
準シソーラス用語： 電力遅延積 ,  *全加算器 ,  *低電力化 , 【Automatic Indexing@JST】

分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (3件)： 低電力 ,  ビット ,  全加算器