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J-GLOBAL ID：201802288668205939   整理番号：18A1770288

PLANARONOC:光ネットワークオンチップ*のための交差最小化を考慮した同時配置と経路選定【JST・京大機械翻訳】

PlanarONoC: Concurrent Placement and Routing Considering Crossing Minimization for Optical Networks-on-Chip^*

著者 (6件)： Chuang Yu-Kai (Department of Electrical Engineering, National Taiwan University of Science and Technology, Taipei, 106, Taiwan) ,  Chen Kuan-Jung (Department of Electrical Engineering, National Taiwan University of Science and Technology, Taipei, 106, Taiwan) ,  Lin Kun-Lin (Department of Electrical Engineering, National Taiwan University of Science and Technology, Taipei, 106, Taiwan) ,  Fang Shao-Yun (Department of Electrical Engineering, National Taiwan University of Science and Technology, Taipei, 106, Taiwan) ,  Li Bing (Chair of Electronic Design Automation, Technical University of Munich, Germany) ,  Schlichtmann Ulf (Chair of Electronic Design Automation, Technical University of Munich, Germany)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2018  号： DAC  ページ： 1-6  発行年： 2018年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 光ネットワークオンチップ(ONoC)は,電子NoCと比較して,優れた通信帯域幅,電力消費の効率,および待ち時間性能を提供するために,多および多コアシステムのオンチップ通信のための有望な解決策になった。ONoCの重要な部分として,導波路とフォトニックスイッチング素子(PSE)から構成される光ルータは,2つのハブ間またはハブとメモリ制御装置の間の信号を経路する。多くの研究は,光ルータの効率的なアーキテクチャの開発に焦点を合わせているが,アーキテクチャの品質を大幅に劣化させることができる物理的実装はほとんど扱われていない。既存の自動プレーナアンドルート工具は,PSEsの外側の多くの導波路交差によるかなりの挿入損失を被り,レーザ光源の巨大な電力消費をもたらす。ほとんどの光ルータの論理方式が実際に平面であることを観察することにより,平面論理方式のための交差に関する最適解を保証する,PlanarONoCと呼ばれる同時PSE配置と導波路ルーティングフローを開発した。実験結果は,提案した流れが最大挿入損失を平均37%低減し,PSEの外側に導波路交差を保証せず,最先端の研究に比べてはるかに効率的であることを示した。Copyright 2018 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 品質 ,  電力消費 ,  スイッチング素子 ,  *経路選定 ,  挿入損 ,  通信 ,  待ち時間 ,  導波路 ,  計算機アーキテクチャ
準シソーラス用語： 最適解 ,  *オンチップ ,  光ルータ ,  *ネットワークオンチップ ,  レーザー光源 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： ネットワークオンチップ ,  交差 ,  最小化 ,  経路選定