特許
J-GLOBAL ID：201803001743736194

半導体装置およびその製造方法

発明者：
大和田 福夫

大和田 福夫 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (4件)： 筒井 大和 ,  菅田 篤志 ,  筒井 章子 ,  坂次 哲也
公報種別：特許公報
出願番号（国際出願番号）：特願2013-236087
公開番号（公開出願番号）：特開2015-095633
特許番号：特許第6274826号
出願日： 2013年11月14日
公開日（公表日）： 2015年05月18日
請求項（抜粋）：
【請求項1】 不揮発性メモリのメモリセルを備える半導体装置であって、 半導体基板と、 前記半導体基板上に第1ゲート絶縁膜を介して形成され、前記メモリセルを構成する第1ゲート電極と、 前記半導体基板上に積層絶縁膜を介して形成され、前記第1ゲート電極と前記積層絶縁膜を介して隣り合い、前記メモリセルを構成する第2ゲート電極と、 を有し、 前記積層絶縁膜は、前記半導体基板と前記第2ゲート電極との間と、前記第1ゲート電極と前記第2ゲート電極との間とにわたって形成され、 前記積層絶縁膜は、第1絶縁膜と、前記第1絶縁膜上の第2絶縁膜と、前記第2絶縁膜上の第3絶縁膜とを有し、 前記第2絶縁膜は、電荷蓄積機能を有する絶縁膜であり、前記第1絶縁膜および前記第3絶縁膜のそれぞれのバンドギャップは、前記第2絶縁膜のバンドギャップよりも大きく、 前記第2絶縁膜の前記半導体基板と前記第2ゲート電極との間に延在する部分と前記第1ゲート電極と前記第2ゲート電極との間に延在する部分との成す角が、90°以上であり、 前記第2ゲート電極の前記半導体基板に対向する側の第1面と前記第1ゲート電極に対向する側の第2面とによって形成される第1角部の内角が、90°未満であり、 前記第2ゲート電極の前記第1角部に接する位置での前記第3絶縁膜の第1厚みは、前記半導体基板と前記第2ゲート電極との間に延在する部分の前記第3絶縁膜の第2厚みよりも小さい、半導体装置。
IPC (8件)：
H01L 21/336 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01) ,  H01L 27/1153 ( 201 7.01) ,  H01L 27/1156 ( 201 7.01) ,  H01L 27/1157 ( 201 7.01) ,  H01L 21/316 ( 200 6.01) ,  H01L 21/318 ( 200 6.01)
FI (7件)：
H01L 29/78 371 ,  H01L 27/115 1 ,  H01L 27/115 8 ,  H01L 27/115 3 ,  H01L 21/316 S ,  H01L 21/316 M ,  H01L 21/318 B
引用特許：
出願人引用 (6件)
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審査官引用 (1件)

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