特許

J-GLOBAL ID：200903006297209675

半導体装置およびその製造方法

発明者： 伊藤 文俊 ,  蒲原 史朗 ,  中嶋 伸恵
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2002-273973
公開番号（公開出願番号）：特開2004-111749
出願日： 2002年09月19日
公開日（公表日）： 2004年04月08日
要約：

【課題】消去速度を向上させることができるとともに書き込み/消去耐性を向上させることができる半導体装置およびその製造方法を提供する。【解決手段】半導体基板1と、この半導体基板1上に形成された第1ゲート絶縁膜2と、第1ゲート絶縁膜2上に形成された第1ゲート電極3と、半導体基板1上に形成された第1半導体領域5と、第1ゲート電極3の側面上および第1半導体領域5上に形成された第2ゲート絶縁膜6と、第2ゲート絶縁膜6上に形成された電荷蓄積膜7と、電荷蓄積膜7上に形成された層間絶縁膜8と、この層間絶縁膜8上に形成された第2ゲート電極9とを有する半導体装置において、第1ゲート電極の側面の少なくとも一部をテーパ状にする。【選択図】 図1

請求項（抜粋）：

(a)半導体基板と、 (b)前記半導体基板上に形成された第1ゲート絶縁膜と、 (c)前記第1ゲート絶縁膜上に形成された第1ゲート電極と、 (d)前記半導体基板に形成された第1半導体領域と、 (e)前記第1ゲート電極の側面上および前記第1半導体領域上に形成された第2ゲート絶縁膜と、 (f)前記第2ゲート絶縁膜上に形成された電荷蓄積膜と、 (g)前記電荷蓄積膜上に形成された第2ゲート電極とを有し、 前記第1ゲート電極の前記第2ゲート絶縁膜を形成した側面の少なくとも一部が、前記第1ゲート電極のゲート長方向に沿って外側に傾斜していることを特徴とする半導体装置。

IPC (4件)：

H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (2件)：

H01L29/78 371 ,  H01L27/10 434

Fターム (20件)：

5F083EP02 ,  5F083EP17 ,  5F083EP18 ,  5F083EP22 ,  5F083EP35 ,  5F083ER02 ,  5F083GA09 ,  5F083ZA21 ,  5F101BA08 ,  5F101BA19 ,  5F101BA42 ,  5F101BA45 ,  5F101BA46 ,  5F101BB02 ,  5F101BB09 ,  5F101BC11 ,  5F101BD22 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05

引用特許：

審査官引用 (4件)

• 不揮発性メモリセルおよびそのプログラム方法ならびに不揮発性メモリアレイ
  公報種別：公開公報   出願番号：特願2000-237527   出願人：ヘイロエルエスアイデザインアンドディヴァイステクノロジーインコーポレイテッド, 株式会社ニューヘイロ
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-017132   出願人：セイコーエプソン株式会社
• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-217188   出願人：株式会社リコー
• 半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願2000-057642   出願人：株式会社東芝