特許
J-GLOBAL ID：201803003280848845
3次元メモリ装置および使用方法
発明者：
出願人/特許権者：
代理人 (2件)：
大菅 義之
, 野村 泰久
公報種別：公表公報
出願番号（国際出願番号）：特願2018-522575
公開番号（公開出願番号）：特表2018-536989
出願日： 2016年10月19日
公開日（公表日）： 2018年12月13日
要約：
3次元(3D)メモリアレイが開示されている。3Dメモリアレイは、電極面と、電極面を通って配置され、かつ、電極面に結合されたメモリ材料を備え得る。メモリ材料に含まれるメモリセルは、電極面と同一平面に整列し、また、メモリセルは、第1の論理状態を表す第1のしきい電圧および第2の論理状態を表す第2のしきい電圧を示すように構成される。導電性ピラーは、メモリセルを通って配置され、かつ、メモリセルに結合され、導電性ピラーおよび電極面は、メモリセルに電圧を与えてメモリセルに論理状態を書き込むように構成される。3Dメモリアレイを運用する方法および作成する方法が開示されている。【選択図】図1
請求項（抜粋）：
電極面と、
前記電極面を通って配置され、かつ、前記電極面に結合されたメモリ材料と、
前記電極面と同一平面に整列した、前記メモリ材料に含まれるメモリセルであって、第1の論理状態を表す第1のしきい電圧および第2の論理状態を表す第2のしきい電圧を示すように構成され、セレクタデバイスおよびメモリ素子の役割を果たすように更に構成されたメモリセルと、
前記メモリセルを通って配置され、かつ、前記メモリセルに結合された導電性ピラーと
を備える装置であって、
前記導電性ピラーおよび前記電極面は、前記メモリセルに電圧を与えて前記メモリセルに論理状態を書き込むように構成される、装置。
IPC (3件)：
H01L 21/823
, H01L 27/105
, H01L 45/00
H01L27/105 448
, H01L27/105 449
, H01L45/00 A
5F083FZ10
, 5F083GA05
, 5F083GA10
, 5F083JA60
