特許
J-GLOBAL ID：201803005163800109
集積回路
発明者：
出願人/特許権者：
公報種別：特許公報
出願番号（国際出願番号）：特願2016-110620
公開番号（公開出願番号）：特開2016-197863
特許番号：特許第6290975号
出願日： 2016年06月02日
公開日（公表日）： 2016年11月24日
請求項（抜粋）：
【請求項1】 演算部と、
Nチャネル型の第1のトランジスタと、
Nチャネル型の第2のトランジスタと、
Nチャネル型の第3のトランジスタと、
インバータと、を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記演算部の第1端子と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記インバータの入力端子と電気的に接続され、
前記インバータの出力端子は、前記第3のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は出力端子と電気的に接続され、
前記第1のトランジスタのゲートには、第1のクロック信号が入力され、
前記第2のトランジスタのゲートには、第2のクロック信号が入力され、
前記第1のクロック信号の位相は、前記第2のクロック信号の位相とは異なり、
前記第1乃至前記第3のトランジスタは、チャネルとして酸化物半導体層を有し、
第1の期間において、前記第1のトランジスタをオフ状態にし、前記第2のトランジスタをオン状態にし、前記第3のトランジスタをオフ状態にし、
前記第1の期間の後の第2の期間において、前記第1のトランジスタをオン状態にし、前記第2のトランジスタをオフ状態にし、前記第3のトランジスタをオフ状態にし、
前記第2の期間の後の第3の期間において、前記第1のトランジスタをオフ状態にし、前記第2のトランジスタをオフ状態にし、前記第3のトランジスタをオン状態にすることを特徴とする集積回路。
IPC (2件)：
H03K 19/096 ( 200 6.01)
, H01L 29/786 ( 200 6.01)
H03K 19/096 220
, H01L 29/78 618 B
